Spice乘法器，采用指定的0.25um工艺（电源电压2.5V）设计的一个晶体管级的算术运算电路，可执行 y[32:0] = a[15:0] * x[15:0] + b[31:0] 的乘累加运算，附仿真结果

8*8Wallace树形乘法器 8*8Wallace树形乘法器 8*8Wallace树形乘法器 8*8Wallace树形乘法器

本文提出了一种新颖的 8X8 位 Modified Booth Dadda Multiplier 架构，它是 Modified Booth Wallace Multiplier 的改进版本。 这个想法涉及使用修改展位算法生成部分产品。 这些部分产品的添加是使用Dadda Tree 完成的，它在层次上分为两个级别。 与改进的 Booth Wallace 乘法器相比，建议的改进的 Booth Dadda 乘法器在面积和复杂性上显着减少，因为与 Wallace Tree 相比，Dadda Tree 需要更少数量的半加器和全加器。 所提议的乘法器具有较低的功率面积比，因为当乘法器的尺寸减小时，功率面积比也会降低，这是由于互连线较短和毛刺减少。 此外，为了提高第三级计算的加法速度，使用了 4 位进位前瞻加法器，可在面积/速度方面提供更好的效率。

浮点数 乘法器带绝对值运算 verilog语言编写 可直接调用

使用msp430f149,联合键盘输入，在数码管上实现一个简单的乘法器。

双乘法器设计论文，用于加速FPGA卷积运算，卷积神经网络的加速运算，节省DSP资源

基于 FPGA的单精度浮点数乘法器设计

基于FPGA的全流水双精度浮点矩阵乘法器设计.pdf

用Multisim14.0模拟乘法器电路实现DSB调制，对DSB的波形特点进行观察。

该代码是基于FPGA的矩阵乘法器的代码，可以实现32x32大小有符号矩阵相乘，开发环境是ISE，用modelsim进行仿真