基于Thomsen与Wallace实验，采用OpenSees建立剪力墙低周往复分析。

8*8Wallace树形乘法器 8*8Wallace树形乘法器 8*8Wallace树形乘法器 8*8Wallace树形乘法器

本文提出了一种新颖的 8X8 位 Modified Booth Dadda Multiplier 架构，它是 Modified Booth Wallace Multiplier 的改进版本。 这个想法涉及使用修改展位算法生成部分产品。 这些部分产品的添加是使用Dadda Tree 完成的，它在层次上分为两个级别。 与改进的 Booth Wallace 乘法器相比，建议的改进的 Booth Dadda 乘法器在面积和复杂性上显着减少，因为与 Wallace Tree 相比，Dadda Tree 需要更少数量的半加器和全加器。 所提议的乘法器具有较低的功率面积比，因为当乘法器的尺寸减小时，功率面积比也会降低，这是由于互连线较短和毛刺减少。 此外，为了提高第三级计算的加法速度，使用了 4 位进位前瞻加法器，可在面积/速度方面提供更好的效率。

输入为两个16位有符号数，输出32位相乘结果。要求采用Booth编码和Wallace树型结构。 计算例子： 0110000010000000 * 1000000000000001 = 11001111110000000110000010000000 (24704) * (-32767) = (-809475968) 顶层模块名为mul_tc_16_16，输入输出功能定义： 名称 方向 位宽 描述 a I 16 输入数据，二进制补码 b I 16 输入数据，二进制补码 product O 32 输出乘积a * b，二进制补码

根据补码的特点对Booth2算法进行了改进，在得到部分积的基础上，采用平衡的42压缩器构成的Wallace树对部分积求和，再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述，并用Design_analyzer对其进行综合，得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模较大的结论。

基于Verilog代码实现的Wallace树8*8乘法器+16位超前进位加法器

以实现25×18位带符号快速数字乘法器为目标，采用改进的基4 Booth算法以3位编码产生部分积，优化最低位产生电路，使用统一的操作扩展各部分积符号位，相比于传统方法提高了阵列规则性、节省了芯片面积；用传输门构成基本压缩器，并在此基础上优化实现高阶压缩器，进而组成一个Wallace树结构，同时将9组部分积压缩为2组，使电路仅需3级压缩、关键路径延迟时间为8个异或门延迟，有效地提高了压缩效率和降低了关键路径延迟时间。采用GF 28 nm CMOS工艺，以全定制流程设计，版图面积为0.011 2 mm2，仿真环境标准电压1.0 V、温度25℃、最高工作时钟频率1.0 GHz，系统的功耗频率比为3.52 mW/GHz，关键路径延时为636 ps，组合逻辑路径旁路寄存器的绝对延时为1.67 ns。

Kall and Wallace--Stochastic Programming--First Edition

booth_wallace_multiplier 展位编码的华莱士树乘法器

看了很多个博客，看了很多本书，就为了研究一个wallace树乘法器，研究了几天，没有任何一个资源把这个问题写的仔仔细细，明明白白，痛苦万分。功夫不负有心人，经过几天的研究以及同学的帮助，最终解决了这个问题，于是同大家分享。希望你们遇到这个问题能够前进地更容易点。