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基于FPGA仿真的并串转换
基于FPGA仿真的并串转换,可以模拟并行信号转换成串行信号,或者串行信号转换成并行信号,实测可以,包含完整的并串,
串并转换
源程序,可以在Quarus中看到效果或者修改。
2021-05-21 12:03:13
14.95MB
FPGA
并串转换
串并转换
Quarus
1
verilog并串/
串并转换
采用verilog语言编写其代码。文件中有8位和16位并串转换代码和测试文件,其中8位并串转换有a和b两种方法实现
2021-05-16 15:14:50
2KB
Verilog
并串串并转换
1
verilog
串并转换
verilog编写 实现1:8
串并转换
输出 用于降速处理
2021-05-12 18:41:11
917B
verilog
串并转换
1
verilogI2Cslave
串并转换
模块
verilog语言编写的I2Cslave
串并转换
模块
2019-12-21 22:18:46
11KB
I2Cslave
1
串并转换
,并串转换
利用matlab实现
串并转换
和并串转换的源代码
2019-12-21 21:27:40
12KB
matlab
simulink
1
串并转换
与并串转换的Verilog实现
quartus环境下工程,自己写的sipo和piso两个模块,用verilog分别实现
串并转换
和并串转换,通俗易懂
2019-12-21 20:59:45
332KB
串并转换
并串转换
Verilog
1
可综合的8位
串并转换
verilog代码
简单的串行数据到8位并行数据的转换,verilog语言描述
2019-12-21 20:14:18
351B
串并
verilog
1
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