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计算机系统要素各章大作业参考答案

本项目为本人在学习《计算机系统要素——从零开始构建现代计算机》一书过程中为书中各章的大作业所写的代码，已全部在本人机器上测试通过,供同好和后来者参考，本代码未做放错处理，仅供学习、研究和参考，请勿用于商业用途，否则后果自负。如果复制和传播本项目请保留版权信息即本项目的中所有word文件.如果有疑问或者建议,请加qq:29985091或者微信:15940954752

2021-09-22 23:49:35 3.82MB ecs hdl 编译原理 计算机体系

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Cadence Design Entry HDL 中文教程

Cadence Design Entry HDL 中文教程Cadence Design Entry HDL 中文教程

2021-09-22 01:14:16 3.77MB Cadence Design Entry HDL

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Cadence Concept-HDL&Allegro原理图与电路板设计

2021-09-22 01:00:06 54.58MB Cadence Concept-HDL Allegro

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Cadence Concept HDL教程.pdf

本教程基于Cadence Design Entry HDL XL 16.6，由于大部分设计人员使用Design Entry CIS，所以在HDL上资源非常少，本教程讲述了HDL的基本操作，十分适合入门人员学习！

2021-09-22 00:53:21 2.13MB Cadence hdl cadence16.6

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基于VERILOG HDL的数字系统应用设计

2021-09-18 16:06:18 37.19MB VERILOG

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中文版verilog HDL 教程

中文版verilog HDL 教程很好用，讲的很详细

2021-09-18 13:20:59 1.2MB verilog HDL 教程 FPGA

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中文版Verilog HDL简明教程-1

HDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述,并可在相同描述中显式地进行时序建模。

2021-09-18 13:15:51 73KB 中文版 verilog HDL 简明教程

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中兴Allegro Design Entry HDL原理图库设计指南

详细讲解了Allegro Design Entry HDL原理图库设计过程。 Design , 设计 , 中兴原理图库设计指南.rar

2021-09-18 11:41:14 368KB 中兴 Allegro Design 原理图库

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Verilog HDL 高级数字设计

Verilog HDL是一种硬件描述语言（，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。个人推荐，教材挺好用。

2021-09-15 20:37:18 132.53MB Verilog HDL 国外教材 翻译

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三角函数cordic实现电路

本文档利用cordic算法，实现了正余弦间乘积关系，并用Verilog语言完美实现

2021-09-14 09:40:50 765KB coidic、HDL

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