基于CPLD多波形函数信号发生器的设计-本科毕业设计论文，包括protel 99se 硬件原理图PCB工程及VHDL源码文件

多年积累的fpga cpld verilog vhdl硬件逻辑设计学习资料, 源码，技术文档，论文资料合集770MB

Altera_MAXII_1270N_Kit CPLD开发板资料Cadence硬件原理图+PCB+Verilog例程源码+文档资料

基于ZYNQ-7000系列FPGA的HDMI控制驱动显示代码

软件无线电课程和一些FPGA设计思想

接口为RGMII，测试器件为DE2-115开发板

altera cpld max v系列AltiumAD集成库 + Cadence orcad Capture元器件库原理图库，184个器件，Altium为集成库 ，包括（原理图库+PCB封装库），Cadence orcad Capture为原理图库，无PCB封装。

UART串口Verilog通信cpld quartus10.1逻辑工程源码+自定义uart协议说明,已在项目中使用，可以做为你的设计参考。 下位机与上位机通信协议： 1、通信采用异步串口通信，波特率为115.2KBPS， 2、上位机发送数据格式：55--F1--DATA1-- DATA2--FF DATA1 GPIO 输出高低控制； DATA2 GPIO 32路GPIO选择控制； 下位机uart CPLD接收数据【控制32路GPIO输】 55 F1 01 (00-1F) FF 32路GPIO中的一路输出高 55 F1 08

用于安装FPGA开发的Synplify，其综合速度优于vivado和quartus自带的综合器，可以大大加速FPGA开发速度

EPM240 cpld最小系统核心板ALTIUM原理图+PCB+verilog测试工程源码，采用2层板设计，板子大小为60x36mm，双面布局布线，主要器件为EPM240T100C5，USB转串口芯片CH340G，LDO-AMS1117-3.3 MICIRO USB接口供电。包括完整的原理图PCB和VERIOLG源码文件，可以用Altium(AD)软件打开或修改，已经制板并在实际项目中使用，可作为你产品设计的参考。