非常详细的介绍cache、smp硬件/体系原理的资料，适用于linux/unix等各种系统。

网易杭研院何登成学习CPU架构以及并发程序设计的一些心得 与收获。主要内容包括： – 简单介绍CPU的架构，部分主要模块及其功能(Cache Structure, Cache Line , Set-Way)； – Cache Coherence算法 (MESI, MOESI)； – CPU Memory Ordering模型 (Atomic，Reorder，Memory Barrier (Compiler, CPU)，Lock Instruction，Load Acquire/Store Release)； – 并发程序设计 (实现一个Spinlock，纠正一个Lock-Free Algorithm， Data Race (False-Sharing, Per-Processor Data))

参考《16位5级流水无cache实验CPU课程设计实验要求》文档及其VHDL代码，在理解其思想和方法的基础上，将其改造成8位的5级流水无cache的实验CPU，包括对指令系统、数据通路、各流水段模块、内存模块等方面的改造。利用VHDL语言编程实现，并在TEC-CA平台上进行仿真测试。为方便起见，后续16位5级流水无cache实验CPU简记为ExpCPU-16，而8位的则记为ExpCPU-8。 对于内存模块的改造，参考《计算机组成原理》课程综合实验的方法，独立设计一块8位的RAM。 （1）利用TEC-CA平台上的16位RAM来存放8位的指令和数据； （2）实现一条JRS指令，以便在符号标志位S=1时跳转。需要改写ID段的控制信息，并改写IF段； （3）实现一条CMPJ DR,SR,offset指令，当比较的两个数相等时，跳转到目标地址PC+1+offset； （4）可以探索从外部输入指令，而不是初始化时将指令“写死”在RAM中； （5）此5段流水模块之间，并没有明显地加上流水寄存器，可以考虑在不同模块间加上流水寄存器； （6）探索5段流水带cache的CPU的设计。

完全自定义的缓存的实现，没有使用第三方组件，使用java实现。

在模拟器上实现在任意地址流下求出在 Cache—主存两层存贮层次上的命中率

这是我第一次上传资料，名称是ARM9指令cache的verilog代码，非常有用，我正在研究Cache，希望大家将来多交流。

CPU Cache and Memory Ordering(修改版)CPU Cache and Memory Ordering(修改版)CPU Cache and Memory Ordering(修改版)

调制解调的编程，能很好的解释qam调制解调原理

可获取数据缓存、设置数据缓存、移除指定数据缓存、移除全部缓存等基本功能

介绍CPU硬件cache的一本书，国内写的较好的资料