流水线cpu，pipeline_cpu,南大计算机系计算机组成原理实验-Pipeline cpu, pipeline_cpu, Nanjing University Department of Computer Science Computer Composition principle experiment

清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

CPU 五级流水线 计算机组成原理课设。CPU 五级流水线 计算机组成原理课设

用Verilog语言设计的流水线CPU，资源里包含了源代码及流水线CPU结构图，与大家分享下。

定义基于左手坐标系的三维数据类型，包括：点（Vector4）、变换矩阵（Tranform Matrix）定义三维模型数据表示：顶点（Vertex）、Camera和三角形（Triangle）；实现三维数据操作方法，包括：矢量的加（+）、减（-）、点积（DotProduct）和叉积（CrossProduct）；矢量和矩阵的乘积（点和向量的坐标变换），实现完整坐标变换算法，能将三维空间中的点经过World Transform、View Transform、Project Transform、View Port Transform后显示于屏幕上；实现三角形的线框显示，采用DDA算法；实现Phong光照算法和Gouraud着色，支持环境光（Ambient Light）和一个直射光（Directional Light），实现纹理印射的透视矫正，显示多个三角形组成的物体；实现裁剪算法，实现一个灵活的Camera。

其中包含1.利用logisim实现斐波那契数列、Moore及Mealy型有限状态机等题目的电路，及利用logisim实现单周期CPU。2.利用verilog实现单周期及多周期流水线CPU。3.利用Mars编写汇编，包括哈密顿回路、循环递归等题目代码

计组项目说明和要求 1、 说明： 开发语言：C/C++ 目标计算机：MIPS32 指令系统（已挑选的 17 条指令）。 2、要求： 及格：（ 1）完成 MIPS32 指令的取指、译码、计算、访存和写回五个步骤的软 件模拟。（2）能够向系统输入机器语言源程序；（2）能够对内部寄存器进行 初始化；（3）能够运行程序；（4）能够查看运行结果，能够反映指令的执行 过程。 备注：不要求图形用户界面。 优秀：（1）完成及格档要求的所有任务。（2）能够模拟五段流水线的执行过 程；（3）能够解决数据相关的问题；（4）能够反映流水线的执行过程。 备注：不要求图形用户界面，不要求解决控制相关问题。

通过强测和P5课上测试，支持addu,subu,ori, beq,lw, sw, lui, j, jal, jr, nop指令； 支持转发和暂停处理冲突机制； 仅可用于参考，不要将其直接上传，否则被查重后果自负。

verilog编写的MIPS五级流水线，实现四十余条指令，使用512B的一级数据cache（高速缓存）。附带测试程序与说明文档。

五级流水线MIPS指令集cpu设计，verilog语言，通过modelsim与ISE并下载FPGA验证（计算机组成原理）