单总线CPU设计
第1关 MIPS指令译码器设计
第2关 单总线CPU微程序入口查找逻辑
第3关 单总线CPU微程序条件判别测试逻辑
第4关 单总线CPU微程序控制器设计
第5关 采用微程序的单总线CPU设计
第6关 现代时序硬布线控制器状态机设计
第7关 现代时序硬布线控制器设计
运算器设计
第1关8位可控加减法电路设计
第2关CLA182四位先行进位电路设计
第3关4位快速加法器设计
第4关16位快速加法器设计
第5关原码一位乘法器设计
第6关MIPS运算器设计
存储系统设计
第1关MIPS寄存器文件设计
第2关MIPS RAM设计
第3关全相联cache设计
第4关直接相联cache设计
第5关2路组相联cache设计
单总线CPU设计
第1关MIPS指令译码器设计
第2关定长指令周期---时序发生器FSM设计
第3关定长指令周期---时序发生器输出函数设计
第4关硬布线控制器组合逻辑单元
2022-06-18 17:01:36
633KB
单总线CPU设计
第1关 MIPS指令译码器设计
第2关 单总线CPU微程序入口查找逻辑
第3关 单总线CPU微程序条件判别测试逻辑
第4关 单总线CPU微程序控制器设计
第5关 采用微程序的单总线CPU设计
第6关 现代时序硬布线控制器状态机设计
第7关 现代时序硬布线控制器设计
运算器设计
第1关8位可控加减法电路设计
第2关CLA182四位先行进位电路设计
第3关4位快速加法器设计
第4关16位快速加法器设计
第5关原码一位乘法器设计
第6关MIPS运算器设计
存储系统设计
第1关MIPS寄存器文件设计
第2关MIPS RAM设计
第3关全相联cache设计
第4关直接相联cache设计
第5关2路组相联cache设计
单总线CPU设计
第1关MIPS指令译码器设计
第2关定长指令周期---时序发生器FSM设计
第3关定长指令周期---时序发生器输出函数设计
第4关硬布线控制器组合逻辑单元
2022-06-18 17:01:35
153.9MB
本资源包含合肥工业大学计算机组成原理陈田老师上课的所有ppt和期末复习总结的重点笔记，有md文件版本，也有pdf版本，最后，还包含了三年考试的真题！复习必备！！
2022-06-17 19:03:44
58.87MB
一个压缩包,里面含有 Verilog源码和课设报告两个文件夹 源码有六个实验 1/2分频器 触发器 全加器 8位比较器 等 还有个自选题存储器 实验报告 包括实验目的,实验题目,实验要求,仿真图分析,实验心得等 直接就可以用了
2022-06-17 01:39:41
300KB
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