FPGA verilog can mcp2515 altera xilinx工程 代码 程序 ...altera、xilinx工程 均提供 ...标准帧、扩展帧 均提供 ...提供仿真激励文件testbench 资料包清单： 1.程序：altera/xilinx工程代码、Verilog/testbench均提供。 代码均在电路板验证 2.说明书 3.quartus ii 13.0：软件安装包 注1：工程均带有激励testbench，软件安装好之后，仿真路径设置之后，打开，点击RTL Simulation即可开始仿真 注2：所有代码均为纯Verilog（PLL除外） 注3：给出testbench代码，并且已经在电路板中验证过。

这个文章主要和大家介绍一些我们在FPGA硬件系统设计过程中遇到的问题和解决的方法。也欢迎大家一起参与讨论。

这里我谈谈我的一些经验和大家分享，希望能对IC设计的新手有一定的帮助，能使得他们能少走一些弯路!

基于FPGA的DDS移相变频正弦信号发生器设计.pdf

数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。 1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。 2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。 （1）always 模块的敏感表为电平敏感信号的电路always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。在always 模块中可以使用if、case 和for 等各种RTL 关键字结构。由于赋值语句有阻塞赋值和非阻塞赋值两类，建议读者使用阻塞赋值语句“=”。always 模块中的信号必须定义为reg 型，不过最终的实现结果中并没有寄存器。这是由于在组合逻辑电路描述中，将信号定义为reg型，只是为了满足语法要求。 （

异步FIFO设计原理与设计方法以及重要问题汇总（包含verilog代码-Testbench-仿真结果）

基于FPGA之低速协议设计实验手稿及源码,包含原理及代码 IIC , ps2 , SPI , uart , VGA

多摩川绝对值编码器STM32F103通信源码（原理图+PCB+程序+说明书） 多摩川绝对值编码器STM32F103通信实现源码及硬件实现方案，用于伺服行业开发者开发编码器接口，对于使用STM32开发电流环的人员具有参考价值。 适用于TS5700N8501,TS5700N8401、TS5643,TS5667,TS5668,TS5669,TS5667,TS5702,TS5710,TS5711等多摩川绝对值编码器，波特率支持2.5M和5M，包含原理图和PCB以及源代码，一份源代码解析手册 硬件包含完整的原理图和PCB， AD格式 软件包含读取编码器数据，接收和发送，CRC校验，使用DMA接收数据，避免高波特率下数据溢出，同时效率较高 说明书包含软硬件解析

Verilog以太网组件自述文件 有关更多信息和更新： : GitHub存储库： : 介绍 以太网相关组件的集合，用于千兆位，10G和25G数据包处理（8位和64位数据路径）。 包括用于处理以太网帧以及IP，UDP和ARP的模块，以及用于构建完整UDP / IP堆栈的组件。 包括用于千兆位和10G / 25G的MAC模块，一个10G / 25G PCS / PMA PHY模块以及一个10G / 25G组合MAC / PCS / PMA模块。 包括各种与PTP相关的组件，用于实施需要精确时间同步的系统。 还包括利用完整cocotb测试平台。 仅对于IP和ARP支持，请使用ip_complete（1G）或ip_complete_64（10G / 25G）。 要获得UDP，IP和ARP支持，请使用udp_complete（1G）或udp_complete_64（10G / 25G

QCA9531芯片资料，原理图和PCB