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基于VHDL的多功能数字钟设计
数字钟是一种用数字电路技术实现时、分、秒计时的装置,与机械式时钟相比具有更高的准确性和直观性,且无机械装置,具有更长的使用寿命,已得到广泛的使用。数字钟从原理上讲是一种典型的数字电路,其中包括了组合逻辑和时序电路。
2022-05-28 17:11:12
482KB
VHDL语言
数字钟
1
计算机组成原理CPU31
使用 Verilog HDL 语言实现 31 条 MIPS 指令的 CPU 的设计 和仿真。
2022-05-27 15:23:37
24KB
VHDL
CPU31
1
基于VHDL的数字时钟
基于vhdl语言设计的数字时钟,具有设置时间和闹钟和整点报时的功能,并且在设置时间和闹钟时,数码管闪烁。
2022-05-26 18:33:58
1.21MB
VHDL
数字时钟
1
FFT的VHDL实现
用于图像的FFT,有VHDL语言编写,有需要的这是一个不错的选择
2022-05-26 15:33:23
4.29MB
FFT
VHDL
1
VHDL模式:Sublime Text软件包,可帮助以VHDL语言进行编码
VHDL模式 总览 该软件包尝试重新创建在Emacs中受欢迎的语言模式下发现的功能。 Sublime Text的可扩展性使其成为尝试此操作的绝佳平台。 该程序包可以单独使用,但是可以与Emacs Pro Essential程序包和平共处。 同样,键盘快捷方式是围绕Emacs中的vhdl-mode快捷方式设计的。 此外,现在有一个“首选项”设置,可以根据需要激活Emacs vhdl-mode键盘绑定。 最初,程序包依靠Brian Padalino的TextMate语法文件(转换为ST3 YAML格式后)。 但是,在使用此语法定义之后,很明显,该语法定义与当前的范围界定最佳实践(在配色方案中值
2022-05-25 14:56:29
2.19MB
language
emacs
sublime-text
vhdl
1
6进制计数器计数器 VHDL
基于fpga,使用vhdl语言编写的6进制计数器。输入时钟为1hz
2022-05-25 10:59:55
323B
vhdl
fpga
计数器
进制
1
4位除法器vhdl程序
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底,VHDL被IEEE和美国国防部确认为标准硬件描述语言 。 VHDL和Verilog作为IEEE的工业标准硬件描述语言,得到众多EDA公司支持,在电子工程领域,已成为事实上的通用硬件描述语言。
2022-05-24 19:38:51
26KB
4位除法器
VHDL程序
文章
硬件设计
1
Quartus II 三分频VHDL程序
用VHDL语言编的三分频源代码,里面包含仿真波形。软件平台Quartus II
2022-05-24 17:37:39
217KB
VHDL
三分频
1
基于VHDL的智力竞赛抢答器
本设计为四路智能抢答器,所以这种抢答器要求有四路不同组别的抢答输入信号,并能识别最先抢答的信号,直观地通过数显和蜂鸣等方式显示出组别;对回答问题所用的时间进行计时、显示、超时报警、预置答题时间,同时该系统还应有复位、倒计时启动功能。
2022-05-24 11:18:43
786KB
基于VHDL的智力竞赛抢答器
1
VHDL按键消抖
VHDL按键消抖 还可以吧 挺简单的 不要分 小区看看
2022-05-23 22:32:43
22KB
VHDL
1
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