将RGB模型转换为HSV模型，输出灰度图像

对图像作边缘识别

对视频作帧间差分法处理，输出移动目标

Verilog 代码，用于中值滤波，包含仿真代码和实现代码。Verilog 代码，用于中值滤波，包含仿真代码和实现代码。Verilog 代码，用于中值滤波，包含仿真代码和实现代码。

基于FPGA（Verilog）的寻迹避障小车代码 实训报告 基于Verilog语言（Basys2板）实现的蓝牙通信 红外寻迹与避障的智能控制小车

老化测试板子涉及FPGA的AD采集SPI通信PWM模块串口模块

本文档包含了FPGA课设数字时钟仿真的完整代码和报告。采用ISE软件，用verilog语言写成，可成功仿真出波形。(附有每个模块的测试代码)

本资源压缩包内含整个Quartus项目工程Top_proj。本项目基于Verilog语言和Quartus II平台设计了一个FPGA简易数字钟，能实现小时、分钟和秒的计时及显示，其中，通过控制时、分和秒实现时钟计时的计数模块是本次设计的核心。计数模块的关键在于能够理解三个计时单位之间的联系，即秒计数满60产生一个向分钟的进位，分钟计数满60产生一个向小时的进位，这两个进位信号将小时、分和秒联系起来，是理解本设计的关键点。 为时钟设计一个初值设置控制信号，按下设置信号时能利用开发板上的拨码开关或按键对时间进行校对设置。https://xinso.blog.csdn.net/article/details/106558166

当 A,B,C 三路输入信号中，存在两个或三个都为高电平信号时，输出信号 F 才为 高电平，验证成功。 要求 Verilog HDL 语言进行描述、波形图进行验证

简易电子时钟设计_FPGA_verilog，内有代码