VHDL设计的一个4位二进制加法器，实现两个4位二进制数相加

用VHDL语言编写的彩条显示，部分程序如下: architecture behave of VGA is -- horizontal timing signals constant h_data: integer:=640; constant h_front: integer:=16; constant h_back: integer:=48; constant h_sync: integer:=96; constant h_period: integer:= h_sync + h_data + h_front + h_back; -- vertical timing signals constant v_data: integer:=480; constant v_front: integer:=11; constant v_back: integer:=32; constant v_sync: integer:=2; constant v_period: integer:= v_sync + v_data + v_front + v_back; signal henable, venable : std_logic; signal clk50M : std_logic; signal hcnt: std_logic_vector(9 downto 0); -- horizontal pixel counter signal vcnt: std_logic_vector(9 downto 0); -- vertical line counter

从opencore下载的vhdl编写的can总线控制器，可以编译，可以仿真。

时钟功能：完成分／时的正确计数并显示，由于数码管数目的限制，用发光二极管提示秒； 闹钟定时：可设置一组闹钟，并可在需要时将其关闭，利用二极管的发光代替扬声器的发声； 时钟校时：可以分别对分／时钟进行调整； 整点响铃：整点前十秒起发出提示音，利用二极管的发光代替扬声器的发声。

用VHDL语言编写的数字钟，有整点报时功能。校时功能.还有闹钟工功能。可以定闹钟。适用于FPGA、CPLD。shiEDA实验的必备程序

此程序已经在ATEAL公司生产的FPGA上验证通过，DS18B20的板是自己做的。

VHDL语言编写的100实用的例程，可可以省去编写的过程，从别人的程序止吸取很多灵感！

这个我花了不少时间，基本可以了，SRAM、FLASH是整个设计的一部分，看到有朋友需要先贴上再说。里面 的REGISTER_CONTROL.GDF（BDF是QUARTUS||格式的）为顶层文件。

该程序可进行60秒计数，用于数字时钟的编写。

采用VHDL语言编写双向移位寄存器，利用MAX+plus软件实现