ZedBoard-自定义IP核实现+PS成功调用【详细步骤+流程介绍+源码
2020-01-17 03:01:53 5.64MB ZedBoard IP核实现
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Verilog利用IP核实现定点转浮点运算,quartus直接调用ip,内附有modulesim仿真测试模块,testbench文件和仿真波形
2019-12-24 03:33:00 3.12MB Verilog IP核
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调用Quartus的FIR Compiler IP核完成FIR滤波,含testbench与仿真,仿真结果优秀;具体说明可参考本人博客。CSDN博客搜索:FPGADesigner
2019-12-21 19:45:28 2.36MB FPGA FIR Quartus IP
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调用Vivado的FIR Compiler IP核完成FIR滤波,含testbench与仿真,仿真结果优秀;具体说明可参考本人博客。CSDN博客搜索:FPGADesigner
2019-12-21 19:45:28 7.14MB FPGA Vivado FIR Verilog
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