本文档为国外最新利用FPGA设计频率计的论文资料

等精度频率计

用labview 开发myRIO FPGA实现等精度频率计，基准时钟高到240M，频率可测试范围1Hz到40M（实验室没高频函数发生器可测，理论达240M，）误差小于万分之一，采用tlv3501高速比较器整形，最终结果可直接通过前面板显示，也可通过串口发送到STM32显示，内附完整程序，更多信息可看本人博客。 注意：myRIO程序打开后FPGA可能要重新编译，编译方法点运行，其为联网编译，要登陆自己NI账号，进行一些傻瓜式设置。其次，文件中STM32读串口，TFT LCD打印程序未附，被本人误删，很简单的程序，文件中以一个用STM32做主控的频率计程序替代。

自己敲代码时敲有注释！课设所做，VHDL语言。高低频段采用不同计算方法以保证测量速度，本人粗略测量5-几十兆Hz范围内均可得准确结果。不会VHDL的，转成verilog，不多说

详细介绍了基于FPGA的频率计的设计，使用等精度测量原理，精度大小可调！目录附源码……

使用ＱｕａｒｔｅｒＩＩ软件进行ｖｅｒｉｌｏｇ语言编写的代码，里面有完整的代码以及器件的链接

基于cycloneiii的频率计 可测占空比 数码管显示 带超量程报警 包含整个工程文件

本文要设计一个8位十进制数字频率计，需要由四种器件来组成，即：测频控制信号发生器(FTCTRL)、有时钟使能的十进制计数器(CNT10)、32位锁存器(REG32B)、除法器模块(division). 因为是8位十进制数字频率计，所以计数器CNT10需用8个，7段显示LED7也需用8个. 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。 为此，测频控制信号发生器FTCTRL应设置一个控制信号时钟CLKK，一个计数使能信号输出端CNT_EN、一个与CNT_EN输出信号反向的锁存输出信号Load、和清零输出信号RST_CNT。 如CLKK的输入频率为1HZ，则输出信号端CNT_EN输出一个脉宽恰好为1秒的周期信号，可以作为闸门信号用。由它对频率计的每一个计数器的使能端进行同步控制。当CNT_EN高电平时允许计数，低电平时停止计数，并保持所计的数。

基于FPGA的100M频率计设计 功能描述： 该频率计是以FPGA为核心器件，嵌入mc8051 IP核，并以整形电路、1602液晶显示器等作为外围设计而成的等精度频率计。通过1602液晶显示被测频率值、周期、脉宽、占空比，闸门时间在0.1—10S连续可调，测量范围为0.1Hz—100MHz。