xilinx FPGA入门很好学习资料。教你快速上手FPGA设计开发。 结合具体详细的实例来说明ISE、EDK、chipscope软件的使用。 注意：由于代码过大，只将一半上传，有需要的请留言 [ 本帖最后由 xiaoshi 于 2009-3-4 20:33 编辑 ] 留言 实验教程.part1.rar 3.81 MB, 下载次数: 522 , 下载积分: 资产 -2 信元, 下载支出 2 信元 网速太慢，只好分开上传 第二部分内容 实验教程.part2.rar 3.81 MB, 下载次数: 608 , 下载积分: 资产 -2 信元, 下载支出 2 信元 第二部分 part3 第三部分 实验教程.part3.rar 3.81 MB, 下载次数: 418 , 下载积分: 资产 -2 信元, 下载支出 2 信元 最后两部分+代码 很有用的 实验教程.part4.rar 3.81 MB, 下载次数: 435 , 下载积分: 资产 -2 信元, 下载支出 2 信元 实验教程.part5.rar 1.59 MB, 下载次数: 323 , 下载积分: 资产 -2 信元, 下载支出 2 信元 verilog1.rar 559.96 KB, 下载次数: 401 , 下载积分: 资产 -2 信元, 下载支出 2 信元 verilog2.rar 1.76 MB, 下载次数: 346 , 下载积分: 资产 -2 信元, 下载支出 2 信元 传完了，顶一个。。。 重新上传了一部分代码 [ 本帖最后由 xiaoshi 于 2009-3-6 10:44 编辑 ] examples.part01.rar 4 MB, 下载次数: 261 , 下载积分: 资产 -2 信元, 下载支出 2 信元 examples.part02.rar 4 MB, 下载次数: 215 , 下载积分: 资产 -2 信元, 下载支出 2 信元 examples.part03.rar 665.4 KB, 下载次数: 154 , 下载积分: 资产 -2 信元, 下载支出 2 信元 不好意思，现在刚看到楼上的留言。 这是另一部分的代码 哈哈哈总算传完了 重新上传的 [ 本帖最后由 xiaoshi 于 2009-3-6 10:57 编辑 ] 代码.part01.rar 4 MB, 下载次数: 120 , 下载积分: 资产 -2 信元, 下载支出 2 信元 代码.part02.rar 2.32 MB, 下载次数: 115 , 下载积分: 资产 -2 信元, 下载支出 2 信元 04. SOPC.part01.rar 4 MB, 下载次数: 93 , 下载积分: 资产 -2 信元, 下载支出 2 信元 04. SOPC.part02.rar 4 MB, 下载次数: 89 , 下载积分: 资产 -2 信元, 下载支出 2 信元 04. SOPC.part03.rar 4 MB, 下载次数: 91 , 下载积分: 资产 -2 信元, 下载支出 2 信元 04. SOPC.part04.rar 4 MB, 下载次数: 71 , 下载积分: 资产 -2 信元, 下载支出 2 信元 04. SOPC.part05.rar 3.17 MB, 下载次数: 66 , 下载积分: 资产 -2 信元, 下载支出 2 信元

北邮信息工程信号与信息处理综合实验FPGA实验二报告（CORDIC算法）.docx

目 录 第一节 手册指南 5 1.1如何使用该手册 5 1.2配套硬件要求 5 1.3实验系统配置清单 6 1.3联系我们 6 第二节 系统硬件概述 7 2.1 HH-EDA-2000开发平台系统资源 7 2.2 HH-EDA-2000实验箱系统功能 8 2.3 FPGA核心板模块说明 11 2.3.1 Cyclone III EP3C10E144C8N 13 2.3.2 JTAG调试接口 13 2.3.3 存储单元模块 14 2.3.4 输入/输出设备 16 2.3.5 电源管理接口 18 2.3.6 扩展接口 19 2.4 开发系统实验模块说明 22 2.4.1 FPGA核心芯片 22 2.4.2 输出显示模块 22 2.4.3 接口单元 24 2.4.4 用户输入模块 24 2.4.5 功能模块单元 25 2.5 单片机最小系统模块说明 29 2.5.1 晶振电路 30 2.5.2 复位电路 30 2.5.3 ISP下载电路 31 2.5.4 串口通信接口 31 2.5.5 用户LED灯模块 32 2.5.6 MCU51系统的ISP下载 32

CCS软件安装，创建CCS6.0工程，与仿真器的连接，工程导入，ccs6.0的仿真和烧写等教程，使用CCS软件完成DSP实验基于LPC算法的语音基频检测。MATLAB源码，以及CCS范例工程

西电软件学院嵌入式方向FPGA课程实验ppt

FPGA实验数字抢答器设计_基于原理图，适合大学FPGA课程的操作实验

DE2-115 FPGA开发板 实验指导书配套的实验lab0，现成的实验报告，细致保姆式操作步骤说明，还有关键步骤结果的截图。（CSU的EDA实验作业）

实验一 7段数码显示译码器设计………………………………P3 实验二 8位硬件加法器设计……………………………………P7 实验三 7人投票表决器Verilog HDL设计……………………P11 实验四 巴克码信号发生器……………………………………P16 实验五 多功能数字钟设计……………………………………P22 实验六 状态机实现的ADC0809采样控制电路………………P29 实验总结与感悟 …………………………………………………P36 实验一 7段数码显示译码器设计 一、实验目的 （1）学习使用Verilog HDL语言设计简单组合逻辑电路。 （2）学习使用case语句来描述真值表。 二、实验设备与器材 GW-PK2 EDA实验箱一台。 三、实验内容及实验步骤 1.实验原理及内容 7 段数码是纯组合电路，通常的小规模专用 IC，如 74 或 4000 系列的器件只能作十进制 BCD码译码，然而数字系统中的数据处理和运算都是 2 进制的，所以输出表达都是 16 进制的，为了满足 16 进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPLD中来实现。 2.实验步骤 （1）用Verilog HDL设计一个共阴数码管的译码电路，用case语句描述7段译码器的真值表。 （2）编译、综合、适配、下载，验证结果。 （3）进行功能仿真。 （4）设计提示：建议选实验电路模式6，用数码8显示译码输出（PIO46～PIO40），键8、键7、键6、键5四位控制输入，硬件验证译码器的工作性能。注意，在仿真中，4位输入都必须用总线方式给数据。 ………………………………………………………………………………………… 好用不贵，祝您用餐愉快~

Uart串口读写实验Cyclone10 FPGA实验Verilog源码Quartus17.1工程文件+文档资料, FPGA为CYCLONE10LP系列中的10CL025YU256C8. 完整的Quartus工程文件，可以做为你的学习设计参考。 module uart_test( input clk, input rst_n, input uart_rx, output uart_tx ); parameter CLK_FRE = 50;//Mhz localparam IDLE = 0; localparam SEND = 1; //send HELLO ALINX\r\n localparam WAIT = 2; //wait 1 second and send uart received data reg[7:0] tx_data; reg[7:0] tx_str; reg tx_data_valid; wire tx_data_ready; reg[7:0] tx_cnt; wire[7:0] rx_data; wire rx_data_valid; wire rx_data_ready; reg[31:0] wait_cnt; reg[3:0] state; assign rx_data_ready = 1'b1;//always can receive data, //if HELLO ALINX\r\n is being sent, the received data is discarded always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) begin wait_cnt <= 32'd0; tx_data <= 8'd0; state <= IDLE; tx_cnt <= 8'd0; tx_data_valid <= 1'b0; end else case(state) IDLE: state <= SEND; SEND: begin wait_cnt <= 32'd0; tx_data <= tx_str; if(tx_data_valid == 1'b1 && tx_data_ready == 1'b1 && tx_cnt < 8'd12)//Send 12 bytes data begin tx_cnt <= tx_cnt + 8'd1; //Send data counter end else if(tx_data_valid && tx_data_ready)//last byte sent is complete begin tx_cnt <= 8'd0; tx_data_valid <= 1'b0; state <= WAIT; end else if(~tx_data_valid) begin tx_data_valid <= 1'b1; end end WAIT: begin wait_cnt <= wait_cnt + 32'd1; if(rx_data_valid == 1'b1) begin tx_data_valid <= 1'b1; tx_data <= rx_data; // send uart received data end else if(tx_data_valid && tx_da

SD卡读写Cyclone10 FPGA实验Verilog源码Quartus17.1工程文件+文档资料, FPGA为CYCLONE10LP系列中的10CL025YU256C8. 完整的Quartus工程文件，可以做为你的学习设计参考。 module sd_card_test( input clk, input rst_n, input key, output sd_ncs, output sd_dclk, output sd_mosi, input sd_miso, output [3:0] led ); parameter S_IDLE = 0; parameter S_READ = 1; parameter S_WRITE = 2; parameter S_END = 3; reg[3:0] state; wire sd_init_done; reg sd_sec_read; wire[31:0] sd_sec_read_addr; wire[7:0] sd_sec_read_data; wire sd_sec_read_data_valid; wire sd_sec_read_end; reg sd_sec_write; wire[31:0] sd_sec_write_addr; reg [7:0] sd_sec_write_data; wire sd_sec_write_data_req; wire sd_sec_write_end; reg[9:0] wr_cnt; reg[9:0] rd_cnt; wire button_negedge; reg[7:0] read_data; assign sd_sec_read_addr = 32'd0; assign sd_sec_write_addr = 32'd0; assign led = ~read_data[3:0]; ax_debounce ax_debounce_m0 ( .clk (clk), .rst (~rst_n), .button_in (key), .button_posedge (), .button_negedge (button_negedge), .button_out () ); always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) wr_cnt <= 10'd0; else if(state == S_WRITE) begin if(sd_sec_write_data_req == 1'b1) wr_cnt <= wr_cnt + 10'd1; end else wr_cnt <= 10'd0; end always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) rd_cnt <= 10'd0; else if(state == S_READ) begin if(sd_sec_read_data_valid == 1'b1) rd_cnt <= rd_cnt + 10'd1; end else rd_cnt <= 10'd0; end always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) read_data <= 8'd0; else if(state == S_READ) begin if(sd_sec_read_data_valid == 1'b1 && rd_cnt == 10'd0) read_data <= sd_se