介绍了采用FPGA进行信号处理的一般方法，这是大势所趋啊

内容：二阶数字锁相环的FPGA实现工程文件 仿真平台：Vivado 2018.3 各模块：数字鉴相器（乘法器+低通滤波器），环路滤波器，压控振荡器 主要使用IP核：Multiplier，FIR Compiler，dds_compiler 注：仿真时，testbench文件中，输入数据文件目录：$readmemb("D:/FPGA_Project/04_FSK_System/PllTwoOrder/din.txt", memory); 改成自己电脑对应文本文件的目录

基于FPGA的FFT计算架构主要分为四种类型：顺序架构、并行架构、流水架构和阵列架构。流水结构是利用时间并行的计算方法，将重复的计算过程分解为多级进行计算，各级之间以流水的方式在时间上并行计算。 MDF架构是SDF架构的并行版本。最初的MDF架构由多个SDF架构通过变换电路连接而成。一般来说，MDF由多个相互连接的SDF路径组成，每个路径负责管理一个并行输入流。这种设计有助于有效利用寄存器的继承，节省了内存资源。 四路并行基2-DIF MDF FFT的具体架构如图 7所示，可以看到四路并行MDF FFT架构是SDF FFT的并行版本，从单个通道变为了4个通道。在前8个阶段，每个通道都相当于单个SDF在运行，每个通道的数据互不影响，在最后两阶段一起处理四路数据，输出最终结果。

基于Intel（Altera）的Quartus II平台（复制一下就可以很方便地迁移到其他FPGA平台，如Xilinx的Vivado），使用FPGA实现的频率测量的3种方法的工程源码： 1、3种频率测量方法分别是直接测量法，间接测量法，等精度测量法； 2、依据环境实现对高频及低频信号的频率测量； 3、详细的设计源码； 4、详细的仿真源码、仿真设置和仿真结果； 5、更详细的说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/112326945》。

Verilog以太网组件自述文件 有关更多信息和更新： : GitHub存储库： : 介绍 以太网相关组件的集合，用于千兆位，10G和25G数据包处理（8位和64位数据路径）。 包括用于处理以太网帧以及IP，UDP和ARP的模块，以及用于构建完整UDP / IP堆栈的组件。 包括用于千兆位和10G / 25G的MAC模块，一个10G / 25G PCS / PMA PHY模块以及一个10G / 25G组合MAC / PCS / PMA模块。 包括各种与PTP相关的组件，用于实施需要精确时间同步的系统。 还包括利用完整cocotb测试平台。 仅对于IP和ARP支持，请使用ip_complete（1G）或ip_complete_64（10G / 25G）。 要获得UDP，IP和ARP支持，请使用udp_complete（1G）或udp_complete_64（10G / 25G

基于Xilinx （AMD）的Vivado 平台，使用FPGA实现的DDR控制器的工程源码： 1、对外接口打包成了FIFO，对DDR的操作时序大大简化； 2、含例化好了的DDR IP核（接口为native接口），以及示例工程自带的DDR仿真模型； 3、详细的设计源码（含注释），详细的仿真源码、仿真设置和仿真结果； 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121841813》。

基于Xilinx （AMD）的Vivado 平台，使用FPGA实现了的MIG IP核配置的工程源码： 1、成功例化并配置好了一个完整的MIG IP核（接口为native接口），及示例工程自带的DDR仿真模型； 2、可以直接对对其进行官方的示例工程仿真； 3、同时自己编写了一个简单的测试模块对MIG IP核进行读写测试，测试无误； 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120479764》。

第一版数字通信同步技术的MATLAB与FPGA实现AlteraVerilog版.rar

第一版数字调制解调技术的MATLAB与FPGA实现AlteraVerilog版.rar

第一版数字滤波器的MATLAB与FPGA实现AlteraVerilog版.rar图书馆下载下来的，需要的自己下载