本文详细介绍多路信号采集系统的实现方案、组成结构及其特性。整个采集系统完成对13路模数混合信号的采样,采样精度为12位,每路信号采样频率不低于12.5kHZ。系统包括模拟开关、测量放大器、AD转换器、CPLD中心逻辑控制器、掉电数据保存单元,系统实现了通过CPLD编程完成与计算机串口间异步串行通信功能。 《多路信号采集器的硬件电路设计》 在现代电子技术中，数据采集系统扮演着至关重要的角色，尤其是在复杂环境下的监测与分析。本文详细阐述了一种多路信号采集器的硬件设计方案，该系统能够对13路混合信号进行高效、精准的采样。其核心特性在于12位的采样精度和每路至少12.5kHz的采样频率，充分满足了实时数据捕获的需求。 系统架构包含以下几个关键组件：模拟开关用于选择不同的输入信号；测量放大器用来提升信号质量，确保微弱信号的有效检测；AD转换器将模拟信号转化为数字信号，以便于后续处理；CPLD（复杂可编程逻辑器件）作为中央逻辑控制器，负责协调各个部分的工作，并通过编程实现与计算机的异步串行通信；而掉电数据保存单元则确保在电源中断时数据的安全。 硬件设计方面，系统被划分为四个主要部分。首先是系统框图，系统设计考虑了1路速变模拟信号、8路缓变模拟信号和4路数字信号，满足不同速度和类型的信号采集需求。信号调理设计环节，运用LM324运算放大器进行信号比例变换，确保信号适应AD转换器的输入范围。模拟开关ADG506因其快速响应和低泄漏特性，成为多通道切换的理想选择。AD7492作为采样芯片，其高速、低功耗和12位精度特性确保了信号采集的精确性。 存储电路设计是另一大重点，通过对不同类型信号的采样率和存储需求的计算，选择了合适的SRAM来存储数据。通过巧妙的通道分配和数据采集策略，实现了速变信号与缓变信号的高效交错采样，以满足高采样率的要求。同时，CPLD的使用使得系统能够实现与计算机的异步串行通信，遵循标准的帧格式，包括起始位、数据位和停止位，且采用9600bps的波特率，确保了数据传输的稳定性和准确性。 总结来说，该多路信号采集器的硬件电路设计综合运用了多种电子元件和技术，旨在实现对多类型信号的高效、精准采集，并具备与计算机的可靠通信能力。这一设计不仅适用于科研领域，也在工业生产和武器研制等众多场景中有着广泛的应用潜力。通过优化硬件配置和精心的系统集成，该设计有效地解决了多通道、高速度、高精度数据采集的挑战，为实时监控和数据分析提供了强大的硬件基础。

导读： 本文从仪器仪表应用领域对温控的需求方面出发，设计了具有高精度、低温漂的16位AD转换电路。模拟输入电压为0 - 100 mV，通过精准的放大和偏置后送给AD652进行V /F变换，转换出来的频率信号由CPLD进行测量，结果送交控制器，产生16位AD转换结果。 本文探讨了基于CPLD（复杂可编程逻辑器件）的高分辨率16位AD转换电路设计，该设计主要应用于仪器仪表领域的温控需求。在这一领域，高精度和低温漂移的AD转换电路至关重要，因为它直接影响到测量和控制的准确性。 在设计中，模拟输入电压范围为0 - 100 mV，首先通过精密放大和偏置电路，将输入信号调理到适合AD652 V/F转换器的范围。AD652是一款高性能的V/F转换芯片，它将电压信号转换为与其成正比的频率信号。转换后的频率信号由CPLD进行测量，CPLD作为一个高速计数器，能够精确地计算出频率，然后将结果传递给控制器，最终产生16位的AD转换结果。 系统架构包含三个主要部分：电压采样部分、模拟-数字转换部分和控制部分。电压采样部分使用精密基准源，例如AD586和OPA333，确保极高的精度和低温漂移。模拟-数字转换部分由电压放大及偏置电路（使用ICL7650运算放大器）、V/F转换模块（AD652）和计数转换模块（CPLD）组成。控制部分则采用单片机，如凌阳的SPEC061A，负责整个系统的协调和数据处理。 在硬件设计上，重点在于精密测试基准源和电压放大及偏置电路。基准源使用AD586和LM336，以保证稳定的电压参考，通过分压和电压跟随技术实现0 - 100 mV的精确电压输出。电压放大及偏置电路中，ICL7650运算放大器用于放大输入电压并进行偏置，以适应V/F转换器的要求。 V/F转换电路是AD转换的核心，AD652的输出频率与输入电压成比例，这种转换方式精度高、线性度好，适用于要求中等转换速度和高分辨率的应用。CPLD的使用提供了高计数频率，增强了系统的灵活性，避免了对特定器件的依赖，降低了系统风险。 本文详细介绍了一个基于CPLD的高分辨率AD转换电路的设计过程，涉及到精密电子器件的选择、信号调理、V/F转换以及CPLD的运用，这些知识点对于理解和设计类似高精度AD转换系统具有重要的指导意义。通过这样的设计，可以实现对微小电压变化的精确测量，满足仪器仪表领域对温控等高精度应用的需求。

《深入浅出玩转FPGA-CPLD-部分例程源码》是一个旨在帮助学习者掌握FPGA（Field-Programmable Gate Array）和CPLD（Complex Programmable Logic Device）技术的教程资源。FPGA和CPLD是现代电子设计中不可或缺的可编程逻辑器件，它们具有高度灵活性和快速原型开发的优势，被广泛应用于通信、计算机、工业控制、航空航天等领域。 FPGA是一种由可编程逻辑单元、输入/输出块、以及互连资源组成的集成电路。用户可以通过配置这些资源来实现自己的逻辑设计，使得FPGA能够满足各种复杂和多变的应用需求。而CPLD相比FPGA，结构更为紧凑，通常包含较少的逻辑单元，但有更高的集成度，适用于实现中小规模的数字逻辑电路。 本教程通过一系列的例程源码，如EX1至EX13，逐步讲解FPGA和CPLD的设计与实现。这些例子涵盖了基础到进阶的内容，包括但不限于： 1. **基础逻辑门设计**：从简单的AND、OR、NOT门开始，理解基本逻辑操作在FPGA和CPLD中的实现。 2. **组合逻辑电路**：例如加法器、比较器等，展示如何构建复杂的逻辑功能。 3. **时序逻辑电路**：如计数器、寄存器等，学习如何处理时间相关的信号和状态变化。 4. **数据转换与编码**：包括二进制-十进制转换、BCD编码等，了解不同数据格式的转换方法。 5. **接口协议实现**：如SPI、I2C、UART等，学习如何在FPGA/CPLD中实现常见的通信协议。 6. **状态机设计**：学习如何用状态机实现复杂的控制逻辑，提高设计的模块化和可读性。 7. **数字信号处理**：可能涉及到滤波器、FFT等，理解FPGA在高速信号处理上的优势。 8. **硬件描述语言（HDL）编程**：如VHDL或Verilog，学习编写描述硬件逻辑的代码。 9. **仿真与验证**：通过软件工具进行设计验证，确保逻辑正确性。 10. **综合与配置**：理解如何将HDL代码转化为硬件配置文件，并加载到FPGA/CPLD中。 每个例程都配有详细的源码解析，帮助学习者理解和应用所学知识。通过实际操作，不仅可以巩固理论概念，还能提升动手能力，为将来独立完成项目打下坚实的基础。 《深入浅出玩转FPGA-CPLD-部分例程源码》是一个全面而实用的学习资料，无论你是初学者还是有一定经验的工程师，都能从中受益匪浅。通过学习这些源码实例，你将能够熟练掌握FPGA和CPLD的设计技巧，为你的职业生涯增添强大的技术支撑。

CPLD（Complex Programmable Logic Device）是一种可编程逻辑器件，它允许用户通过配置存储器来定义其内部逻辑功能。在线烧录软件是CPLD开发过程中不可或缺的一部分，主要用于将设计好的电路配置文件加载到CPLD器件中，实现硬件功能的定制。本软件专为CPLD编程设计，与FPGA（Field-Programmable Gate Array）编程软件配合使用，提供便捷的烧录服务。 FPGA是一种高度灵活的集成电路，它的内部结构由一系列可编程的逻辑单元和连线资源组成，可以通过编程来实现各种数字电路功能。在FPGA开发中，通常需要先用硬件描述语言（如VHDL或Verilog）编写代码，然后通过综合、布局布线等步骤生成配置文件，最后利用烧录软件将这个配置文件下载到FPGA或CPLD中。 CPLD烧录软件通常具备以下关键功能： 1. **配置文件管理**：软件能读取并管理VHDL或Verilog等硬件描述语言编写的源代码，经过编译和综合后生成相应的配置文件。 2. **设备识别与通信**：软件能识别连接的CPLD设备，并通过合适的接口（如JTAG或SPI）与设备建立通信，进行数据传输。 3. **烧录操作**：在确保设备正确连接和通信无误后，软件会执行烧录操作，将配置文件加载到CPLD的配置存储器中。 4. **错误检测与诊断**：在烧录过程中，软件会实时监测并报告可能出现的错误，如通信错误、文件格式不匹配等问题，帮助开发者快速定位问题。 5. **调试工具**：一些高级的烧录软件还提供了在线调试功能，允许用户在运行过程中查看和修改CPLD的状态，这对于电路调试和优化非常有帮助。 6. **版本控制**：软件可能支持版本控制，方便用户保存和回溯不同版本的配置，便于项目管理和协同开发。 7. **兼容性**：与多种CPLD和FPGA厂商的产品兼容，例如Lattice、Xilinx、Altera等，确保用户可以自由选择合适的硬件平台。 "**CPLDDN5**"可能是这款软件的特定版本或者是该软件的一个组件或者附件，具体的功能和用途可能需要查看软件的文档或进行实际操作才能明确。在使用过程中，确保遵循软件的安装指南，正确连接CPLD设备，并遵循安全操作规程，以防止对硬件造成损坏。同时，及时更新软件和驱动程序，以获得最新的特性和修复已知问题。

### 浅谈FPGA/CPLD的复位电路设计 #### 摘要 本文将深入探讨FPGA/CPLD中的复位电路设计问题。复位电路是集成电路设计中的一个重要组成部分，它确保了系统能够在启动时处于一个已知的稳定状态。文章首先介绍了复位的基本概念，接着详细分析了异步复位与同步复位的区别及其对电路性能的影响，并给出了针对FPGA和CPLD的内部自复位设计方案。 #### 1. 定义 复位信号是一种脉冲信号，其功能是将电路中的寄存器初始化为预设状态。为了确保复位信号的有效性，脉冲的有效时间长度需要大于信号到达寄存器的最大延迟时间。这有助于保证复位操作的可靠性。 #### 2. 分类及不同复位设计的影响 根据信号处理方式的不同，复位可以分为两种类型：异步复位和同步复位。 - **异步复位**：复位信号不受时钟信号的控制，电路对复位信号非常敏感，任何干扰都可能导致复位操作发生。这种类型的复位容易受到噪声的影响，特别是在PCB布局设计时，需要特别注意复位信号线的布线，以防信号干扰导致的误复位。 - **同步复位**：电路只有在时钟信号的有效边沿才会对复位信号做出响应。即使复位信号受到干扰，只要干扰不在时钟边沿附近发生，电路就不会被异常复位。这种方式提高了系统的抗干扰能力，降低了误操作的可能性。 在FPGA/CPLD设计中，如果复位信号是由组合逻辑产生的，则可能会因为组合逻辑的竞争冒险而产生毛刺，导致异步复位的电路误触发。为了避免这种情况，可以通过同步化复位信号来减少误操作的风险。具体做法是设计一个复位模块，该模块接收原始的复位信号，并生成一个新的同步化的复位信号，供其他模块使用。 #### 3. FPGA内部自复位方法 在FPGA设计中，内部自复位信号是一种在器件上电后仅产生一次的信号，随后保持无效直至器件掉电。由于FPGA内部寄存器的上电状态是不确定的，因此不适合直接用于产生复位信号。然而，大多数FPGA都集成了RAM资源，这些RAM可以在上电配置后被初始化为特定值。基于此特性，可以通过以下步骤设计一个可靠的内部自复位信号： 1. **配置RAM**：配置一个1位数据长度、n位地址长度的单口RAM，并将所有数据位初始化为1。 2. **设计读写模块**：创建一个读写模块，该模块包含一个n位的读指针(rp)和一个n位的写指针(wp)。rp在每个时钟周期将其值赋予wp后自增，从而始终保持rp领先于wp。将RAM的输出数据作为复位信号，RAM的输入数据固定为0。通过这种方式，RAM的数据从全1逐渐变为全0，实现了复位脉冲信号的生成。 - **脉冲宽度控制**：通过调整地址长度n或时钟频率，可以精确控制复位脉冲的宽度。 #### 4. CPLD内部自复位方法 与FPGA不同，CPLD内部通常不包含RAM资源，因此不能直接利用RAM来生成内部复位信号。不过，可以设计一个有限状态机(FSM)来实现内部自复位。这种方法虽然存在一定的失败概率，但可以通过调整状态机的复杂度来控制这个概率。 1. **设计有限状态机**：设计一个n位的状态机，其中一个状态表示复位结束(LOOP)，其他状态则表示复位状态(RESET)。一旦进入LOOP状态，就会保持不变。RESET状态是一个暂态状态，会在一个时钟周期后进入LOOP状态。通过控制状态机的大小(n)，可以将复位失败的概率控制在一个可接受的范围内。 2. **利用特定CPLD特性**：值得注意的是，某些CPLD产品在其手册中指出，在完成内部配置后，所有的寄存器都会被清零。这意味着在上电后，寄存器具有一个确定的初始状态。利用这一特性，可以简化内部自复位信号的设计过程。 #### 结论 FPGA/CPLD的复位电路设计是一个复杂但至关重要的环节。合理选择复位方式(异步或同步)、精心设计内部自复位方案，以及充分利用FPGA/CPLD的内部资源，都能够提高系统的稳定性和可靠性。通过对本文所述内容的理解和实践，设计师们可以更好地应对复位电路设计中的挑战，优化FPGA/CPLD设计的整体性能。

通过对数字频率计系统的设计，介绍了基于VHDL语言的数字系统层次化设计方法。首先将数字系统按功能划分为不同的模块，各模块电路的设计通过VHDL语言编程实现，然后建立顶层电路原理图。使用MAX+PLUS II开发软件完成设计输入、编译、逻辑综合和功能仿真，最后在CPLD上实现数字系统的设计。结果表明，使用这种设计方法可以大大地简化硬件电路的结构，具有可靠性高、灵活性强等特点。 【基于VHDL的数字系统层次化设计方法】是一种现代电子设计自动化（EDA）技术中的重要实践，它通过将复杂的数字系统分解成多个独立模块，使用VHDL（Very High Speed Integrated Circuit Hardware Description Language）语言进行编程实现。VHDL是一种标准化的硬件描述语言，允许工程师以类似于编写软件的方式来描述硬件的逻辑功能和结构。 在这个设计过程中，根据数字系统的功能需求将其划分成若干个子模块，例如在数字频率计系统中，它由测频控制信号发生器模块TESTCTL、8个时钟使能的十进制计数器模块CNT10以及一个32位锁存器模块REG32B构成。每个模块负责特定的任务，例如TESTCTL模块用于产生控制信号，CNT10模块执行计数，REG32B则用于存储和显示计数值。 VHDL语言的强大之处在于它支持多级设计，包括行为级、寄存器传输级和逻辑门级，使得设计师能够从抽象的系统级别到具体的门电路级别进行设计。在编写好各个模块的VHDL代码后，使用EDA工具，如MAX+PLUS II，进行设计输入、编译、逻辑综合和功能仿真。逻辑综合将VHDL代码转换为实际的逻辑门电路，而功能仿真则用于验证设计的正确性。 MAX+PLUS II是一款由Altera公司提供的开发软件，它集成了设计输入、仿真和编程等功能，使得整个设计流程更加高效。在完成设计验证后，最终的设计可以在可编程逻辑器件（PLD）如CPLD（Complex Programmable Logic Device）上实现。CPLD是一种灵活的硬件平台，可以根据设计要求配置其内部逻辑，从而实现定制化的数字系统。 通过使用VHDL的层次化设计方法和CPLD，设计者可以极大地简化硬件电路的复杂性，提高设计的可靠性和可维护性。这种方法也允许设计者快速迭代和优化设计，适应不同应用场景的需求。此外，由于CPLD的可编程性，设计可以方便地进行修改和更新，增强了系统的灵活性和适应性。 总结来说，基于VHDL的数字系统层次化设计方法是现代电子设计的核心技术之一，它结合了软件编程的便利性和硬件实现的灵活性，降低了复杂数字系统的设计难度，提高了设计效率。在本文中，通过数字频率计的设计实例，展示了这一方法的具体应用步骤和技术优势。

标题中提到的“基于STM32和CPLD可编程逻辑器件的等精度测频”，涉及了两个主要的技术领域：嵌入式系统设计与数字逻辑设计。STM32是一种广泛使用的32位微控制器系列，而CPLD（复杂可编程逻辑设备）是一种用户可编程的数字逻辑器件，能够实现高度定制的数字逻辑电路。 在描述中提到的“频率测量”，是电子工程领域的一项基本技术。频率作为信号的一个关键参数，其测量结果对于电子系统的设计、调试和功能验证具有重要的意义。频率测量技术的精确度直接影响到电子设备的性能和可靠性。 本文提出的“等精度测频”技术，是针对传统频率测量方法局限性的改进。传统的直接测频方法和测周期法都存在一定的误差，尤其是当被测信号的频率较低或较高时，测量的精度会受到影响。而等精度测频方法通过让闸门时间与被测信号周期同步，确保了测量精度的一致性，适用于宽频带的频率测量。 在系统设计中，使用STM32作为核心控制芯片，通过程序控制实现了高精度的测频。STM32系列微控制器的高计算能力、丰富的外设接口以及灵活的编程能力，使其成为此类应用的理想选择。STM32F103C8作为一款高性能的32位微控制器，其频率可以达到72MHz，具备了足够的处理能力来执行复杂的算法和控制任务。 而CPLD在设计中起到的作用是实现复杂的数字逻辑电路，与STM32的微处理器部分形成互补，提供了可编程的硬件逻辑功能，这对于设计专用测量仪器来说十分关键。通过CPLD的编程，设计者可以灵活地实现各种测频算法的硬件加速，从而提高整个系统的性能和响应速度。 本文内容指出的“测频范围1Hz～200MHz，分辨率为0.1Hz，测频相对误差百万分之一”，表示该设计能够覆盖从极低频到极高频的范围，并且具有很高的测量精度和分辨率。这些指标是通过精密设计的硬件电路和高效的软件算法共同实现的。 技术指标中还包括周期测量、占空比测量和计数范围等参数，这些功能要求表明该频率计不仅可用于频率测量，还可以用于信号周期和占空比的分析，这在电子工程和仪器仪表领域中十分重要。通过特定的测量技术可以实现对信号特性的全面分析，从而帮助工程师进行故障诊断、性能评估等。 硬件设计方面，系统采用了ST公司的STM32F103C8微控制器和Altera公司的EPM240T100C5 CPLD器件。STM32F103C8微控制器具备高速性能和丰富的外设接口，而EPM240T100C5 CPLD则提供了高速逻辑处理能力和灵活的用户编程接口。两者结合能够实现精确的时序控制和信号处理，是电子测量设备中常见的硬件架构。 系统硬件结构的设计包括主控芯片模块、JTAG下载模块、复位电路模块、上位机显示模块和被测量输入模块。这些模块共同协作，实现了从信号采集到数据处理、用户交互和数据展示的整个流程。 在数字电路设计中，通过SPI总线将数据和命令从STM32F103C8微控制器传送到CPLD器件，进而实现对内部逻辑单元的控制。这种设计使得系统不仅具有高效的处理能力，还具备了良好的扩展性和可维护性。 文章中提及的测频原理、控制时序图、逻辑框图等，都是数字电子测量领域的核心知识。控制时序图显示了计数器计数过程中的门控信号和闸门时间的控制逻辑，而逻辑框图则展示了信号处理的整个流程和各个硬件模块的相互关系。 文章还涉及了功耗问题，对于便携式或需要长时间运行的电子设备来说，低功耗设计是非常重要的。本文中的系统功耗为1.25W，这体现了设计者对功耗的优化和考量。 在实际应用中，这样的测频技术可以广泛用于电子工程、资源勘探、仪器仪表等领域中，为技术人员提供精确可靠的频率测量工具，极大地提高了工作效率和测量结果的准确性。

在传统的控制系统中，通常将单片机作为控制核心并辅以相应的元器件构成一个整体。但这种方法硬件连线复杂、可靠性差，且在实际应用中往往需要外加扩展芯片，这无疑会增大控制系统的体积，还会增加引入干扰的可能性。对一些体积小的控制系统，要求以尽可能小的器件体积实现尽可能复杂的控制功能，直接应用单片机及其扩展芯片就难以达到所期望的效果。 【基于单片机和CPLD的数字频率计设计】 在传统的电子控制系统中，单片机经常被用作核心处理器，配合外部元器件构建整个系统。然而，这种设计方法存在硬件连线复杂、可靠性低的问题，因为往往需要额外的扩展芯片来增加功能，这不仅增大了系统的体积，还可能引入更多的干扰。对于体积要求紧凑的控制系统，单片机及其扩展芯片的直接应用难以满足小型化和复杂功能的需求。 复杂可编程逻辑器件（CPLD）的出现，以其高集成度、运算速度快速、开发周期短等优点，改变了数字电路设计的模式，增强了设计的灵活性。本文提出了一种结合Altera公司的CPLD (ATF1508AS) 和Atmel公司的单片机(AT89S52) 设计的数字频率计方案。这种设计能实现简洁的电路布局，充分利用软件潜力，提高低频段测量精度，并有效抑制干扰。 **CPLD开发环境** 1. **VHDL语言**：VHDL是一种超高速集成电路硬件描述语言，用于快速设计电路。它支持多层次描述，可以自顶向下地进行设计，无需深入了解硬件结构。通过VHDL，设计师可以先进行系统级别的行为描述，然后进行仿真和纠错，最终通过逻辑综合生成门级逻辑电路，用于CPLD的编程。 2. **Max+PlusⅡ开发工具**：这是Altera公司的CAE软件，提供全面的逻辑设计功能，允许混合文本、图形和波形输入。设计者可以使用高级行为语言、原理图或波形图进行设计，Max+PlusⅡ会自动将其转换为目标结构的格式，简化设计流程。它支持多种CPLD系列，并提供了丰富的逻辑库和宏功能模块，减轻设计工作量。 **等精度测频原理** 本系统采用等精度测频原理进行频率测量。门控信号是一个预置宽度的脉冲Tpr。CNT1和CNT2是两个计数器，标准频率信号和被测信号分别输入。当门控信号高时，两个计数器同时启动，对两个信号计数。在门控时间Tpr内，CNT1计数标准信号Fs的次数为Ns，CNT2计数被测信号Fx的次数为Nx。根据Fx/Nx = Fs/Ns的等比例关系，可以计算出被测信号的频率Fx。 **系统硬件电路设计** 系统硬件主要由以下几个部分组成： - **键盘控制模块**：通过74LS165读取按键输入，设置5个功能键和3个时间选择键。 - **显示模块**：使用8只74LS164进行LED串行显示测量结果。 - **输入信号整形模块**：对被测信号进行限幅、放大和整形，使其适应CPLD的输入要求。 - **单片机主控和CPLD模块**：单片机负责整体控制，包括键盘信号处理、CPLD测量控制和结果显示。CPLD执行测试功能，对标准频率和被测信号进行计数。 50MHz的有源晶振为CPLD提供时钟，确保测量精度。 基于单片机和CPLD的数字频率计设计，利用了CPLD的高度集成性和VHDL的灵活性，实现了高效、紧凑的频率测量系统，降低了硬件复杂性，提高了测量精度，同时也降低了系统受到干扰的可能性。

"基于单片机和CPLD的数字频率计的设计" 本文提出了一种采用Altera公司的CPLD(ATF1508AS)和Atmel公司的单片机(AT89S52)相结合的数字频率计的设计方法。该设计方法将CPLD与单片机相结合，实现了数字频率计的设计。该设计的优点是电路简洁、软件潜力得到充分挖掘，低频段测量精度高，有效防止了干扰的侵入。 该设计的关键技术点是使用VHDL语言来描述CPLD的逻辑结构，并使用Max+PlusⅡ开发工具来实现CPLD的设计。VHDL语言是一种快速设计电路的工具，具有多层次描述系统硬件功能的能力，支持自顶向下和基于库的设计的特点。Max+PlusⅡ开发工具是美国Altera公司自行设计的一种CAE软件工具，具有全面的逻辑设计能力，可以自由组合文本、图形和波形输入法，建立起层次化的单器件或多器件设计。 该设计的硬件电路包括键盘控制模块、显示模块、输入信号整形模块以及单片机主控和CPLD模块。键盘控制模块设置5个功能键和3个时间选择键，键值的读入采用一片74LS165来完成，显示模块用8只74LS164完成LED的串行显示。系统由一片CPLD完成各种测试功能，对标准频率和被测信号进行计数。单片机对整个测试系统进行控制，包括对键盘信号的读入与处理；对CPLD测量过程的控制、测量结果数据的处理；最后将测量结果送LED显示输出。 该设计的测频原理采用等精度测频的原理来测量频率，其原理如图2所示。该原理使用门控信号来控制被测信号的计数，并使用CNT1和CNT2两个可控计数器来计数标准频率信号和被测信号。从而可以得到被测信号的频率值。 该设计的优点是：电路简洁、软件潜力得到充分挖掘，低频段测量精度高，有效防止了干扰的侵入。该设计可以应用于电子竞赛、仪器仪表类等领域。 该设计方法将CPLD与单片机相结合，实现了数字频率计的设计，并具有电路简洁、软件潜力得到充分挖掘、低频段测量精度高、有效防止了干扰的侵入等优点。

DDS使用的ROM初始化文件