老外写的开源8b10b编码VHDL代码，基于逻辑算法，简单容易懂。

采用Verilog语言编写8b10b编码代码，其基于查找表方法而不是逻辑关系，易于理解

基于xilinx平台，vivado软甲内部IP核开发的高速光纤通讯实现方法，详细介绍aurora 8b10b编码接口配置及使用方法

在高速的串行数据传输中,传送的数据被编码成自同步的数据流,就是将数据和时钟组合成单一的信号进行传送,使得接收方能容易准确地将数据和时钟分离,而且要达到令人满意的误码率,其关键技术在于串行传输中数据的编码方法。8B10B 作为互连接口的一种编码技术，设计简单、性能出众，因此成为应用最广泛的技术。然而，它的系统开销高达 25%，问题突出。为了解决这个问题，设计者们一直在探寻改进的方法。本文就将介绍 8B10B 码的编码原理及实现方法，并介绍了一些低开销的编码技术，讨论它们的优势与存在的问题。

Altera公司的资料，有许多问题自己不知道如何解决，看完这些资料后也许就会发现现成的方法，绝对值得一看。

本设计是采用EDA技术设计的一种8B /10B 编解码电路,实现了在高速的串行数据传输中的直流平衡。利用verilog HDL 逻辑设计语言，经过modelsim、quartus II的仿真和下载验证，实现其编码和解码的功能。 该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。 采用Verilog HDL 描述、modelsim 10.2a 进行功能仿真、Quartus II 13.1 进行FPGA逻辑综合和适配下载，最后在Alter 公司的Cyclone IV E 的芯片EP4CE6F17C8 上实现并完成测试。 资源包中附有quartusII 的项目文件和代码,直接打开即可使用。

8B10B源代码， 高级资源， ISE14.7亲试可用。