针对跳频通信系统有固有噪声的特点，结合 ＤＤＳ＋ＤＰＬＬ高分辨率、高频率捷变速度的优点，并采用 Ａｌｔｅｒａ公 司的 Ｑｕａｒｔｕｓ － Ⅱ ＿ １０．１ 软 件 进 行 设 计 综 合，提 出 了 一 种 新 型 的 跳 频 信 号 源。结 果 表 明，该 设 计 中 ＤＰＬＬ 时 钟 可 达 到 １２０ＭＨｚ ，性能较高，而仅使用了３０个 ＬＵＴ和１８个触发器，占用资源很少。

由官方给的STC51驱动代码修改而来，适用于HAL库编写环境，CUBEmx、CUBEIDE生成的代码。

以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成，利用 SOPC技术，在一片 FPGA 芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。

SUN_WPK_TOOL工具打开客户端Data目录下Resource.wpk读取WPK索引找到SpecialTexture下的test04.dds点下选择替换所选文件，选用我提供的test04.dds替换

可供参考LAYOUT需要注意什么

dds开发文档

DDS直接数字式频率合成器（Direct Digital Synthesizer），相信所有人看到这个名字就觉得不会陌生。有些资料讲述的方式太高大上，不少人一时半会接受不了。本篇文章从双口RAM入手，由浅入深脱掉DDS高大上的外衣。 两个关键术语：a. 相位累加器：Phase = Phase + freq_ctrl，可以暂且理解为i = i + 1一样的东西。b. 频率控制字：freq_ctrl，这个东西的值直接影响输出信号的频率。 假设系统工作时钟（查表时钟）为150MHz，ROM表深度为4096，存储波形为1个周期（如正弦波每周期抽样量化为4096个点），也就是一个周期的波形由4096个采样点组成，意味着输出波形一个周期最多4096个采样点。比如Data输出10M的正弦波，输出的正弦波每周期只有15个采样点；而输出1M的正弦波，每周期将有150个采样点；我们也可以知道当输出频率小于等于36.621KHz时，输出波形每周期由4096个点构成。输出信号的每周期点越多，阶梯效过越不明显，经过低通滤波器后波形越好看。 如果freq_ctrl为1时，那么输出信号为150MHz/40

可以设定0-10M的正弦波信号发生器，只要更改rom表中的波形文件，就可以输出任意的波形。

DDS芯片 AD9850硬件设计电路图 AD10开发环境

基于FPGA实现的DDS信号发生器。使用Verilog HDL实现，包含书名文档