基于FPGA的DDS_DPLL跳频信号源设计_杨红.pdf
针对跳频通信系统有固有噪声的特点，结合 ＤＤＳ＋ＤＰＬＬ高分辨率、高频率捷变速度的优点，并采用 Ａｌｔｅｒａ公
司的 Ｑｕａｒｔｕｓ － Ⅱ ＿ １０．１ 软 件 进 行 设 计 综 合，提 出 了 一 种 新 型 的 跳 频 信 号 源。结 果 表 明，该 设 计 中 ＤＰＬＬ 时 钟 可 达 到
１２０ＭＨｚ ，性能较高，而仅使用了３０个 ＬＵＴ和１８个触发器，占用资源很少。
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