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Altera CPLD升级官方Demo 移植到STM32F103ZGT6.zip

CPLD离线升级(MCU模拟JTAG时序) 工程基于Altera的the Jam STAPL and Jam源码并成功移植到STM32F103ZGT6，CPLD MAX II和MAX V系列已验证通过，具体请看https://blog.csdn.net/weixin_42518229/article/details/108939242

2021-05-22 09:04:01 1.78MB CPLD

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PS/2键盘解码Verilog/VHDL程序

PS/2键盘解码实验程序： CPLD通过PS/2接收键盘的数据，然后把接收到的大写字母A-Z的键值转换成相应的ASCII码，再通过串口传送给PC机。只要字母按键被按下，就能够在串口调试助手里显示相应的字母。文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。

2021-05-21 08:17:00 382KB Verilog CPLD FPGA VHDL

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VHDL语言实现位定时信息提取包括说明文档和相关论文链接

VHDL语言实现位定时信息提取包括说明文档和相关论文链接，如果正好需要的话，应该还是蛮实用的

2021-05-20 10:05:45 578KB VHDL CPLD FPGA

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位同步提取程序（vhdl）

使用VHDL编写的基于CPLD的位同步提取程序（类似CDR)

2021-05-18 08:08:14 2KB CPLD/FPGA VHDL CDR DPLL

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基于CPLD的三相多波形函数发生器资料.7z

2021-05-17 22:00:20 335KB 基于CPLD的三相多波形函数发生

VHDL实验二基于 VHDL 格雷码编码器的设计

基于 VHDL 格雷码编码器的设计

2021-05-17 20:15:11 409KB vhdl fpga/cpld

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VerilogHD那些事 -- 建模篇 V5.pdf

Verilog_HDL那些事 -- _时序篇 V2

2021-05-15 22:02:22 17.74MB fpga/cpld

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FPGA重要设计思想及工程应用之复杂流水线设计.pdf

2021-05-15 22:02:22 1.15MB fpga/cpld

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FPGA重要设计思想及工程应用之流水线设计.pdf

2021-05-15 22:02:21 947KB fpga/cpld

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FPGA重要设计思想及工程应用之模块化设计.pdf

2021-05-15 22:02:21 855KB fpga/cpld

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