这是一本夏宇闻老师所著的经典教程，书中详细介绍了Verilog HDL基本语法、不同抽象级别的Verilog HDL模型、运算和数据流动控制模型、有效状态机和可综合的Verilog HDL代码风格，并且配有大量实用的例子及思考题，个人学习之后感觉很不错故来分享给更多同行朋友
2023-02-17 15:19:53
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基于FPGA的数字电子时钟，采用verilog语言编写，引脚已经设置好，直接运行上传即可使用。本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。
1、能够用数码管或液晶屏显示时、分和秒（采用24小时进制）；
2、具有按键校时功能，对小时和分单独校时，对分校时时，停止向小时进位；
3、具有闹钟功能，闹钟铃声为自主设计的用蜂鸣器发出的声音；
4、通过按键设置闹钟功能，且自动停闹和手动操作停闹；
5、其它创意设计：增加闹钟模式开启指示灯和闹铃提示灯；可以作为秒表使用。
2023-02-14 19:42:52
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a) 并采用门级编程，实现4-bit无符号整数到浮点数转换；
b) 并采用RTL级编程，实现4-bit无符号整数到浮点数转换；
c) 分别对门级编程实现和RTL级编程实现的组合逻辑电路进行功能仿真；
d) 利用“实验板”对两种4-bit无符号整数到浮点数转换电路进行综合和实现，设定定点数输入和浮点数输出的人机接口，建议用4个LED灯表示输入值，操作开关或按动按钮后进行转换，用数码管显示有效位和幂指数；（任何合理的人机接口都是可以接受的）
2023-02-14 16:50:24
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axi_test_top为代码顶层文件，axi_test_top_tb为testbench仿真文件。除了这两个文件外，带slave名字的为AXI 协议从机代码文件，不带的为主机代码。除顶层文件与仿真文件外，AXI协议的实现部分代码为Vivado上自动生成的。
2023-02-14 14:17:14
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AES算法的verilog语言实现，已分成好模块，不同模块有不同的代码
2023-02-13 12:12:25
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可以看我写的博客了解细节https://blog.csdn.net/weixin_43649647/article/details/109508175
2023-02-12 19:41:17
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verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序
2023-02-09 16:50:26
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