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Verilog实现
MIPS的5级流水线cpu设计(Modelsim仿真).rar
里面是制作5级流水线CPU的源代码文件,用的是Verilog编程,Modelsim仿真。程序实现了数据冒险和控制冒险的解决。配套博文:https://blog.csdn.net/WXY19990803/article/details/104008650
2021-04-13 15:38:24
13KB
CPU设计
MIPS
Verilog
1
卷积码编码
verilog实现
卷积码编码的
verilog实现
,利用状态机
2021-04-10 15:23:25
1KB
卷积码
编码
1
国密SM3算法,基于
Verilog实现
国密SM3算法,基于
Verilog实现
,亲测可用,且性能优良,2Gbps 国密SM3算法,基于
Verilog实现
,亲测可用,且性能优良,2Gbps
2021-04-10 09:53:56
651KB
verilog
SM3
1
AD7606,
Verilog实现
,FPGA
8通道,16位AD转换芯片AD7606使用
Verilog实现
,调试完成,可用
2021-04-09 20:29:39
17KB
AD7606
Verilog
FPGA
1
FPGA\
Verilog实现
开方、平方、取余等数学算法
FPGA\
Verilog实现
开方、平方、取余等数学算法,已经在硬件中实际验证过,计算没有问题,验证硬件是黑金的AX530
2021-04-08 11:32:33
11.96MB
fpga
verilog
仿真器
1
MD5 Verilog 实现
MD5 Verilog 代码
2021-04-07 14:00:22
4KB
哈希算法
md5
verilog
1
verilog实现
基于 CPLD 的多功能电子贺卡
数字电子电路实验实验报告和实现源码。实验利用 CPLD 器件和实验开发板,设计并实现一个具有显示和音乐播放的多功能电子贺卡。实验报告里包含代码解析,十分详细。
2021-04-06 20:07:59
1.15MB
verilog
多功能电子贺卡
数字电子电路
1
基于FPGA的LCD1602动态显示---
Verilog实现
FPGA驱动LCD1602,其实就是通过同步状态机模拟单片机驱动LCD1602,由并行模拟单步执行,状态过程就是先初始化LCD1602,然后写地址,最后写入显示数据。
2021-04-05 22:16:25
212KB
FPGA
LCD1602
动态显示
verilog
1
用
verilog实现
的fir滤波器
这是个用verilog 实现的fir滤波器的设计,代码还是很简单明了的
2021-04-02 17:08:40
2KB
fir
verilog
1
简易版AXI_BFM-master-slave
verilog实现
(包含testbech)
一个简易版AXI_BFM-master-slave
verilog实现
(包含testbech),不是很完整,但是可以参考。
2021-03-31 18:53:29
1.61MB
axi
axi
bfm
master
1
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