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18-Verilog HDL有限状态机设计.7z
Verilog HDL有限状态机设计,Vivado仿真工程
2021-03-09 13:06:53
102KB
FPGA
VerilogHDL
有限状态机
19-Verilog HDL自动售货机设计.7z
Verilog HDL自动售货机设计,Vivado仿真工程
2021-03-09 13:06:53
101KB
FPGA
VerilogHDL
自动售货机
20-Verilog HDL序列检测器设计.7z
Verilog HDL序列检测器设计,Vivado仿真工程
2021-03-09 13:06:52
99KB
FPGA
VerilogHDL
序列检测器
SHA-1
verilogHDL
实现
SHA-1的
verilogHDL
实现,包括testbench文件,quartusII可综合。SHA是一种数据加密算法,该算法经过加密专家多年来的发展和改进已日益完善,现在已成为公认的最安全的散列算法之一,并被广泛使用。该算法的思想是接收一段明文,然后以一种不可逆的方式将它转换成一段(通常更小)密文,也可以简单的理解为取一串输入码(称为预映射或信息),并把它们转化为长度较短、位数固定的输出序列即散列值(也称为信息摘要或信息认证代码)的过程。
2021-03-08 22:49:33
4KB
SHA-1
verilog
1
9-Verilog HDL四则运算设计.7z
Verilog HDL四则运算设计,Vivado仿真工程。
2021-03-06 09:06:16
96KB
FPGA
VerilogHDL
Vivado仿真工程
加减乘除
10-Verilog HDL任务与函数设计.7z
Verilog HDL任务与函数设计,Vivado仿真工程。
2021-03-06 09:06:15
107KB
FPGA
VerilogHDL
函数
任务
7-Verilog HDL二分频与三分频设计.7z
Verilog HDL实现奇偶分频器,二分频与三分频,Vivado仿真。
2021-03-04 09:06:21
107KB
二分频
三分频
VerilogHDL
FPGA
5-Verilog HDL时序逻辑与组合逻辑设计.7z
时序逻辑与组合逻辑描述方式,Verilog HDL,Vivado仿真。
2021-03-04 09:03:15
94KB
组合逻辑描述
时序逻辑描述
FPGA
VerilogHDL
4-Verilog HDL复位激励设计.7z
利用Verilog HDL编写复位激励,Vivado仿真工程,可直接应用于实际开发中。
2021-03-03 09:02:59
87KB
FPGA时钟激励设计
Vivado仿真工程
VerilogHDL
实验8:七段数码管扫描显示实验.docx
EDA技术及应用课程相关实验:七段数码管扫描显示实验
2021-03-01 09:02:30
40KB
EDA
源码
verilogHDL语言
quartusII
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