iic slave RTL code

FPGA Salve iic verilog 程序

硬件描述语言的标准，开发FPGA用，可以用作查找、学习手册。现在的处理器芯片以及各种数字芯片的开发可以预先采用FPGA进行开发，再进行芯片的专门制作。

本章介绍Verilog HDL的基本要素，包括标识符、注释、数值、编译程序指令、系统任务 和系统函数。另外，本章还介绍了Ve r i l o g硬件描述语言中的两种数据类型

本章给出了一些用Verilog HDL编写的硬件建模实例

由verilog语言编写，同时需要通过按键切换屏幕显示文字，一页全是英文，一页全是中文

I2C verilong code 详细代码分析，进过验证，代码分slave部分，

资源为流水线MIPS的verilog代码，如有需要请下载，谢谢大家。

一、概述 通过FPGA实现AM信号的产生与解调。要求是通过VIO控制载波频率、调制信号频率、调制深度可调，然后通过ILA观察AM信号和解调后的信号。载波信号的频率要求是1M~10M，调制信号的频率要求是1K~10K，调制深度从0到1、步进0.1。VIO与ILA只能通过硬件板卡实现。 二、平台 软件：Vivado 2017.4 硬件：ALINX ZYNQ AX7020 三、要求 为了更好的说明下面一些参数设定的意义，把我们课程的部分要求贴上来 完成AM信号调制和解调功能，具体要求如下： （1）载波信号频率范围：1M-10MHz，分辨率0.01MHz； （2）调制信号为单频正弦波信号，频率范围：1kHz-10kHz，分辨率0.01kHz； （3）调制深度0-1.0，步进0.1，精度优于5%； （4）调制信号和解调信号位宽为8位，AM信号16位，其他信号位宽自定义。 四、原理 虽然这部分简单，但却是最最重要的，把这部分看懂，所有的程序也就明白了。 1. AM信号：（A+ma*cos(w0t)）*cos（wct） ———————————————— 版权声明：

sublime text 3 verilog 代码高亮和自动提示