5个arm核arm6_verilog,arm7_verilog_1,arm7_VHDL,Core_arm_VHDL,nnARM01_11_1_3 arm6_verilog.rar 一个最简单的arm内核,verilog写的,有点乱 arm7_verilog_1.rar J. Shin用verilog写的arm7核心,结构良好,简明易懂 nnARM01_11_1_3.zip.zip nnARM开源项目,国防科技大学牛人ShengYu Shen写的,原来放在opencores上,因为写得太好了,后被ARM公司封杀~~这里是目前我能找到的最终版本了~ Core_arm_VHDL.rar VHDL语言实现的arm内核,可以在http://www.opencores.org/project,core_arm下载到,不过还不是非常完整,有些小bug ARM7_VHDL.rar Ruslan Lepetenok用VHDL写的arm内核,也非常不错
2023-03-01 08:55:43 1.1MB ARM FPGA IP_CORE Verilog
1
iic slave RTL code
2023-02-28 15:39:46 3KB verilog
1
FPGA Salve iic verilog 程序
2023-02-28 13:46:11 1.16MB verilog slave iic
1
硬件描述语言的标准,开发FPGA用,可以用作查找、学习手册。现在的处理器芯片以及各种数字芯片的开发可以预先采用FPGA进行开发,再进行芯片的专门制作。
2023-02-27 21:51:21 5.32MB 硬件描述语言标准
1
本章介绍Verilog HDL的基本要素,包括标识符、注释、数值、编译程序指令、系统任务 和系统函数。另外,本章还介绍了Ve r i l o g硬件描述语言中的两种数据类型
2023-02-27 15:42:45 364KB 第3章Verilog语言要素
1
本章给出了一些用Verilog HDL编写的硬件建模实例
2023-02-27 15:30:09 569KB 用Verilog HDL编写的硬件建模实例
1
由verilog语言编写,同时需要通过按键切换屏幕显示文字,一页全是英文,一页全是中文
2023-02-27 15:26:08 6KB FPGA verilog VHDL
1
I2C verilong code 详细代码分析,进过验证,代码分slave部分,
2023-02-26 15:46:58 4KB verilog i2C sla
1
资源为流水线MIPS的verilog代码,如有需要请下载,谢谢大家。
2023-02-25 16:36:33 6KB MIPS verilog 流水线
1
一、概述 通过FPGA实现AM信号的产生与解调。要求是通过VIO控制载波频率、调制信号频率、调制深度可调,然后通过ILA观察AM信号和解调后的信号。载波信号的频率要求是1M~10M,调制信号的频率要求是1K~10K,调制深度从0到1、步进0.1。VIO与ILA只能通过硬件板卡实现。 二、平台 软件:Vivado 2017.4 硬件:ALINX ZYNQ AX7020 三、要求 为了更好的说明下面一些参数设定的意义,把我们课程的部分要求贴上来 完成AM信号调制和解调功能,具体要求如下: (1)载波信号频率范围:1M-10MHz,分辨率0.01MHz; (2)调制信号为单频正弦波信号,频率范围:1kHz-10kHz,分辨率0.01kHz; (3)调制深度0-1.0,步进0.1,精度优于5%; (4)调制信号和解调信号位宽为8位,AM信号16位,其他信号位宽自定义。 四、原理 虽然这部分简单,但却是最最重要的,把这部分看懂,所有的程序也就明白了。 1. AM信号:(A+ma*cos(w0t))*cos(wct) ———————————————— 版权声明:
2023-02-24 16:59:33 93.84MB am am调制
1