8段数码管静态显示实验cylone4e FPGA（EP4CE6）Verilog例程quartus11.0工程源码
module sled(seg,dig,clock,);
input clock;
output [7:0] seg; //数码管段码输出
output [3:0] dig; //数码管位码输出
reg [7:0] seg; //数码管段码输出寄存器
reg [3:0] dig; //数码管位码输出寄存器
reg [3:0] disp_dat; //显示数据寄存器
reg [36:0] count; //定义计数寄存器
always @ (posedge clock )
begin
count = count + 1'b1;
dig= 8'b00000000;//
end
always @ (count[24])
begin
disp_dat = {count[28:25]};
end
always @ (disp_dat)
begin case (disp_dat)
4'h0 : seg = 8'hc0; //显示"0"
4'h1 : seg = 8'hf9; //显示"1"
4'h2 : seg = 8'ha4; //显示"2"
4'h3 : seg = 8'hb0; //显示"3"
4'h4 : seg = 8'h99; //显示"4"
4'h5 : seg = 8'h92; //显示"5"
4'h6 : seg = 8'h82; //显示"6"
4'h7 : seg = 8'hf8; //显示"7"
4'h8 : seg = 8'h80; //显示"8"
4'h9 : seg = 8'h90; //显示"9"
4'ha : seg = 8'h88; //显示"a"
4'hb : seg = 8'h83; //显示"b"
4'hc : seg = 8'hc6; //显示"c"
4'hd : seg = 8'ha1; //显示"d"
4'he : seg = 8'h86; //显示"e"
4'hf : seg = 8'h8e; //显示"f"
2021-12-02 17:05:02
3.03MB
ps2键盘输入UART串口输出实验cylone4e FPGA（EP4CE6）Verilog例程quartus11.0工程源码，可以做为你的学习设计参考。
/*FPGA通过ps2接收键盘数据，然后把接收到的字母A到Z键值转换相应的ASII码，通过串口发送到PC机上。
实验时，需要接键盘，还要用调试助手，下载程序后，在键盘上按下一个键，比如A，则在PC调试助手上可看到A
*/
`timescale 1ns / 1ps
module ps2_key(clk,rst_n,ps2k_clk,ps2k_data,rs232_tx);
input clk; //50M时钟信号
input rst_n; //复位信号
input ps2k_clk; //PS2接口时钟信号
input ps2k_data; //PS2接口数据信号
output rs232_tx; // RS232发送数据信号
wire[7:0] ps2_byte; // 1byte键值
wire ps2_state; //按键状态标志位
wire bps_start; //接收到数据后，波特率时钟启动信号置位
wire clk_bps; // clk_bps的高电平为接收或者发送数据位的中间采样点
ps2scan ps2scan( .clk(clk), //按键扫描模块
.rst_n(rst_n),
.ps2k_clk(ps2k_clk),
.ps2k_data(ps2k_data),
.ps2_byte(ps2_byte),
.ps2_state(ps2_state)
);
speed_select speed_select( .clk(clk),
.rst_n(rst_n),
.bps_start(bps_start),
.clk_bps(clk_bps)
);
my_uart_tx my_uart_tx( .clk(clk),
.rst_n(rst_n),
.clk_bps(clk_bps),
.rx_data(ps2_byte),
.rx_int(ps2_state),
.rs232_tx(rs232_tx),
.bps_start(bps_start)
);
endmodule
2021-12-02 17:04:56
3.43MB
高速双路ADC AD9280 FPGA读写实验 Verilog设计源码Quartus工程文件，ADC芯片选用AD9280 ，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。
module hs_dual_ad(
input sys_clk ,
//AD0
input [9:0] ad0_data , //AD0数据
input ad0_otr , //输入电压超过量程标志
output ad0_clk , //AD0(AD9280)采样时钟
output ad0_oe ,
//AD1
input [9:0] ad1_data , //AD0数据
input ad1_otr , //输入电压超过量程标志
output ad1_clk , //AD1(AD9280)采样时钟
output ad1_oe
);
//*****************************************************
//** main code
//*****************************************************
// ad0_oe=0,正常模式；ad0_oe=1,高阻
wire clk_50m;
assign ad0_oe = 1'b0;
assign ad1_oe = 1'b0;
assign ad0_clk = ~clk_50m;
assign ad1_clk = ~clk_50m;
pll u_pll(
.inclk0 (sys_clk),
.c0 (clk_50m)
);
endmodule
2021-11-30 15:25:09
5.45MB
1
1、秒表接口设计
技术要点：
1）秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便与同显示译码器的连接。
2）开关设置秒表报警器，每10秒钟，蜂鸣器鸣响1声，发光二极管闪烁。当计时达60分钟后，蜂鸣器鸣响10声。
2021-11-30 11:09:25
3.59MB
1
常用于FPGA设计中正弦波的产生，配合相关EDA工具使用（如quartus），打开文件可生成正弦波.mif文件，内附教程。
（仅供个人学习交流之用）
2021-11-29 17:03:03
107KB
1
Create a new Quartus® II project
Choose supported design entry methods
Compile a design into a PLD
Locate resulting compilation information
Create design constraints (assignments & settings)
Manage I/O assignments
Program/configure a PLD
2021-11-28 15:19:12
8.38MB
1
Quartus Prime 17.1 安装包全套。
Quartus Prime 17.1安装包全套 带器件包 和其它组件 百度云下载地址 win10*64亲测可用
Quartus 17.1 安装包
2021-11-28 00:11:35
66KB
1
该资源是基于quartus以及modelsim的FPGA开发流程全过程操作介绍，其中包括一步一步怎么操作截图。快速完成FPGA开发的在工具软件上的运用。
如果有什么问题可以直接向我联系，该文档是我在学习过程中自己做的笔记，存在较多的自我观点。
2021-11-27 08:27:55
4.06MB
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