m序列的产生； m序列产生器的建模与设计； 通信中误码误码测试方式； 误码检测的基本原理以及简单误码检测器的建模与设计方法，强调位同步与状态同步技术在误码检测以及误码检测器设计中的重要性。

RS 编码器，译码器，主要采用FPGA来实现软件使用verilog语言，从原理到硬件的实现，进行了功能仿真 以及板上调试，验证正确

此程序用verilog编写的RAM模块，各种端口信号都有，已经通过仿真验证。

文件属于一个Verilog模块，模块实现FPGA中的单稳态功能，希望大家喜欢。

本资源使用verilog语言，通过ROM查找表方式实现DDS功能，附带rom文件和testbench

input wire clk, //50MHz input wire rst_n, input wire rx_in, //串行输入

cmi编码的verilog实现,可以仿真成功

FPU - verilog实现的浮点运算单元，支持标准浮点数加减乘除 源代码也可以在github获取：https://github.com/yunwei37/ZJU-CS-GIS-ClassNotes/

msk调制顶层模块msk_top.v module msk_top(clk_100MHz, clk_2MHz, clk_1MHz, reset,x,msk_out); input clk_100MHz; input clk_2MHz; input clk_1MHz; input reset; input x; output [32:0] msk_out; wire b_i， b_q; wire [15:0] sine, cosine; //调用亟待数据处理模块 S2p s2p( .clk(clk_2MHz), clk_div2（clk_1MHz），reset(reset), .x(x),.b_i(b_i),.b_q(b_q)); //调用I,Q路加权模块iqsin.v Iqsin iqsin( .clk(clk_100MHz)，. reset(reset), .b_i(b_i),.b_q(b_q), .SINE(sine),COSINE(cosine)); //载波调制相加模块 iqmodu.v Iqmodu iqmodu( .clk(clk_100MHz), .i_i(cosine),.q_q(sine),.msk_out(msk_out)); endmodule

使用硬件描述语言编写的加密算法实现，已经通过FPGA验证。 使用硬件描述语言编写的加密算法实现，已经通过FPGA验证。