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数字电路验证环境
UVM
实战教学
包含英文技术手册,及国内实际开发者编写的教程;另外,也会上传system verilog的中文教程,便于理解
UVM
的开发。通用验证方法学(Universal Verification Methodology,
UVM
)是一个以SystemVerilog类库为主体的验证平台开发框架,验证工程师可以利用其可重用组件构建具有标准化层次结构和接口的功能验证环境。
2019-12-21 18:54:04
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_ref_flow_2013.05
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验证方法学
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