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31-Vivado Counter IP设计.7z

Vivado Counter IP设计,Vivado仿真工程

2021-03-13 09:11:26 1.63MB FPGA VerilogHDL CounterIP Vivado

32-Vivado Shift Register IP设计.7z

Vivado Shift Register IP设计,Vivado仿真工程

2021-03-13 09:11:26 2.17MB FPGA VerilogHDL ShiftRegister Vivado

33-Vivado DDS IP设计.7z

Vivado DDS IP设计,Vivado仿真工程

2021-03-13 09:11:03 6.09MB FPGA VerilogHDL DDSIP Vivado

27-Vivado Multiplier IP设计.7z

Vivado Multiplier IP设计,Vivado仿真工程

2021-03-12 13:06:37 2.88MB FPGA VerilogHDL MultiplierIP Vivado

28-Vivado Divider IP设计.7z

Vivado Divider IP设计,Vivado仿真工程

2021-03-12 13:06:36 7.31MB FPGA VerilogHDL DividerIP Vivado

29-Vivado Adder IP设计.7z

Vivado Adder IP设计,Vivado仿真工程

2021-03-12 13:06:35 2.24MB FPGA VerilogHDL AdderIP Vivado

30-Vivado Subtracter IP设计.7z

Vivado Subtracter IP设计,Vivado仿真工程

2021-03-12 13:06:13 2.78MB FPGA VerilogHDL SubtracterIP Vivado

23-Vivado RAM IP设计.7z

Vivado RAM IP设计,Vivado仿真工程

2021-03-12 09:07:50 11.09MB FPGA VerilogHDL RAMIP

24-Vivado ROM IP设计.7z

Vivado ROM IP设计,Vivado仿真工程

2021-03-12 09:07:50 11.09MB FPGA VerilogHDL ROMIP Vivado

25-Vivado PLL IP设计.7z

Vivado PLL IP设计,Vivado仿真工程

2021-03-12 09:07:49 239KB FPGA VerilogHDL PLLIP Vivado