ALTERA FPGA IP SRAM应用DEMO双口RAM读写测试Verilog源码工程文件， FPGA型号EP4CE10F17C，Quartus版本18.0。 module ram_rw( input clk , //时钟信号 input rst_n , //复位信号，低电平有效 output ram_wr_en , //ram写使能 output ram_rd_en , //ram读使能 output reg [4:0] ram_addr , //ram读写地址 output reg [7:0] ram_wr_data, //ram写数据 input [7:0] ram_rd_data //ram读数据 ); //reg define reg [5:0] rw_cnt ; //读写控制计数器 //***************************************************** //** main code //***************************************************** //rw_cnt计数范围在0~31,ram_wr_en为高电平;32~63时,ram_wr_en为低电平 assign ram_wr_en = ((rw_cnt >= 6'd0) && (rw_cnt = 6'd32) && (rw_cnt <= 6'd63)) ? 1'b1 : 1'b0; //读写控制计数器,计数器范围0~63 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) rw_cnt <= 6'd0; else if(rw_cnt == 6'd63) rw_cnt <= 6'd0; else rw_cnt <= rw_cnt + 6'd1; end //读写控制器计数范围：0~31 产生ram写使能信号和写数据信号 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) ram_wr_data = 6'd0 && rw_cnt <= 6'd31) ram_wr_data <= ram_wr_data + 8'd1; else ram_wr_data <= 8'd0; end //读写地址信号 范围:0~31 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) ram_addr <= 5'd0; else if(ram_addr == 5'd31) ram_addr <= 5'd0; else ram_addr <= ram_addr + 1'b1; end endmodule

Vivado RAM IP设计,Vivado仿真工程

这是关于单端口RAM的VHDL程序代码， nut_spram --rtl 这是源代码 --sim 这是modelsim仿真目录

这是关于伪双端口RAM的VHDL程序代码， nut_tpram --rtl 这是源代码 --sim 这是modelsim仿真目录

这是关于双端口RAM的VHDL程序代码， nut_tpram --rtl 这是源代码 --sim 这是modelsim仿真目录

1.通过串口调试软件可以发送数据到串口，总共发送1024字节，可以连续，也可以间隔发送 2.通过按键，FPGA按一次发送1024个字节到串口

摘要：IDT7026是美国IDT公司开发研制的高速16k×16bit的双口静态RAM。它可允许两个端口同时进行高速读写数据，内含主/从控制脚，并具有标识器功能。文中介绍了IDT7026的内部组成、功能及原理，并给出具体的应用电路框图。   关键词：双口RAM高速并行接口信号处理1概述在高速数据采集和处理系统中，随着采样数据量的增大及信息处理任务的增加，对数据传送的要求也越来越高。在系统或模块间如果没有能够高速传送数据的接口，则在数据传送时极易造成瓶颈堵塞现象，从而影响整个系统对数据的处理能力。所以，高速并行数据接口的研制在信息处理系统中占有非常重要的地位。利用高性能双口RAM能够方便地构成各种

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FPGA开发参考，详细介绍了PSRAM各种模式及其时序 Micron 128Mb: 8 Meg x 16 Async/Page/Burst CellularRAM 1.5 List of Figures