开发环境：Keil 4.72 仿真器：ULINK STM32F103T8 (直接用在STM32F103VE也可以) stm32 在RAM中调试，已测试通过,可支持中断，程序用了串口和LED灯指示

xilinx ip核block ram 双端口ram设计 里面包含xilinx ip核block ram 双端口ram设计 许多资料，供大家参考 ！

基于ram的简易串口数据收发系统，采用verilog语言编写

适用于STM32F103C8芯片的固件库版Keil工程模板，实现一个流水灯，Systick中断延时。该工程可进行常规的Flash调试，还可切换Target目标进行RAM调试。若要用于其他STM32F10x芯片,只需稍作修改即可。有关RAM调试请参考文章：http://blog.csdn.net/renweibin888/article/details/48256807 有关工程模板建立请看文章：http://blog.csdn.net/renweibin888/article/details/48264163

RT1050程序从flash加载到RAM运行操作指南(新手必备吐血共享)

用块RAM实现卷积交织解交织,fpga的实现有很大指导意义

此版本是针对标准内存的设备，（512M RAM+2G ROM，CPU 800MHz），大内存版本我会另外发布资源

PID算法控制电机速度，FPGA双口RAM通信

vti7064,SPI接口的的RAM存储器芯片文档，适合需要暂存大量数据的，脚位要求少的应用

参考《16位5级流水无cache实验CPU课程设计实验要求》文档及其VHDL代码，在理解其思想和方法的基础上，将其改造成8位的5级流水无cache的实验CPU，包括对指令系统、数据通路、各流水段模块、内存模块等方面的改造。利用VHDL语言编程实现，并在TEC-CA平台上进行仿真测试。为方便起见，后续16位5级流水无cache实验CPU简记为ExpCPU-16，而8位的则记为ExpCPU-8。 对于内存模块的改造，参考《计算机组成原理》课程综合实验的方法，独立设计一块8位的RAM。 （1）利用TEC-CA平台上的16位RAM来存放8位的指令和数据； （2）实现一条JRS指令，以便在符号标志位S=1时跳转。需要改写ID段的控制信息，并改写IF段； （3）实现一条CMPJ DR,SR,offset指令，当比较的两个数相等时，跳转到目标地址PC+1+offset； （4）可以探索从外部输入指令，而不是初始化时将指令“写死”在RAM中； （5）此5段流水模块之间，并没有明显地加上流水寄存器，可以考虑在不同模块间加上流水寄存器； （6）探索5段流水带cache的CPU的设计。