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Verilog下同步FIFO快速实现

系统描述了同步FIFO硬件实现过程，采用Verilog硬件描述语言实现

2023-03-20 16:34:09 1.89MB 同步FIFO

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数字锁相环PLL.zip

基于FPGA的数字锁相环源代码文件，已验证成功。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。

2023-03-20 13:20:57 3.17MB FPGA pll Verilog

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数字系统设计与VerilogHDL

本书系统介绍了数字系统设计相关的知识，主要内容包括：EDA技术、FPGA/CPLD器件、Vefilog硬件描述语言等。本书以Quartus II、Synplify Pro/Synplify软件为平台，以Verilog-1995和Verilog-2001为语言标准，以可综合的设计为重点，以大量经过验证的数字设计实例为依据，系统阐述了数字系统设计的方法与技术，对设计优化做了探讨。

2023-03-20 10:39:02 14.02MB FPGA verilog 数字系统设计

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xilinx.com_user_bayer2rgb_1.0.zip_Xilinx_bayer RGB的verilog_bayer

xilinx官方给出的bayer图像转换成RGB图像数据Verilog程序

2023-03-19 18:06:09 17KB xilinx bayer_rgb的verilog bayer_verilog bayer2rgb_verilog

数字逻辑基础与Verilog设计

这本书涵盖了数电，半导体，verilog设计，当然讲得都是主要部分。

2023-03-19 17:11:09 15.3MB verilog

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test_8b10b_16.zip

1.查表法8b10b编解码程序。简单仿真过。 2.test8b10b.v为测试程序，encoder8b10b_2.v为编码程序，decoder8b10b.v为解码程序。 3.发送端码表为8b10b.mif或者mem_8b10b.v，接收端码表为decoder3b4b.mif(mem_4b3b.v)和decoder5b6b.mif(mem_6b5b.v)。码表是手动输入的，可能存在错误，但是可能性不大。 4.发送端码表为12位，后10位为r-，高两位为r+与r-的关系。

2023-03-18 19:02:45 22KB 8b10b verilog 查表法 多字节编码

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基于FPGA的DDS信号发生器

基于FPGA的DDS信号发生器自己做的一个DDS信号发生器，基本功能实现，下板验证完成，有输出文件，自己只需要改变管脚分配即可使用。工程简介： 1、硬件：Cyclone Ⅳ系列 EP4CE10F17C8 的FPGA芯片；AN9769的数模转化芯片；LCD12864液晶屏显示。 2、软件：基于Quartus Ⅱ，VerilogHDL硬件描述语言。主要有DDS主模块、赋值、按键控制、按键消抖、按键检测、参数选择、波形选择、LCD显示模块、顶层TOP。 3、内容有：01-工程文件、02-硬件连接、03-设计说明、04-参考资料。

2023-03-17 15:47:07 17KB FPGA QuartusⅡ verilog DDS

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Advanced_Digital_Design_with_the_Verilog_HDL

经典的verilog设计书籍，亚马逊5星级评价

2023-03-17 13:05:40 7.63MB verilog

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crc-gen.rar

这是一个可以自动生成CRC校验码固件代码的软件，可以用于通信领域CRC校验模块的自动生成。

2023-03-16 17:00:34 59KB CRC代码生成器 Verilog、VHDL FPGA

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aes-master_verilog_GCM_AES_

verilog实现的简单的aes加密功能

2023-03-16 14:32:43 69KB verilog GCM AES

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