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嵌入式系统多功能数字时钟的设计(毕业设计)
嵌入式系统多功能数字时钟的设计(毕业设计)
2019-12-21 21:10:21
558KB
嵌入式
数字时钟设计
毕业设计
1
基于VHDL的数字
时钟设计
用VHDL语言设计数字时钟,完整代码,加说明,详细介绍了
时钟设计
,通俗易懂
2019-12-21 21:06:52
6KB
VHDL
1
51单片机课程设计电子
时钟设计
基于51单片机的课程设计,电子
时钟设计
,希望对同学们有帮助.
2019-12-21 21:04:18
34KB
51单片机
1
时钟设计
Verilog文件
用于实现时钟的Verilog代码,时钟功能有年月日,闰年判断,大小月判断,秒表,闹钟以及整点报时。可直接用于basy3板写板
2019-12-21 21:04:08
22KB
verilog
1
基于Nios II的电子
时钟设计
点路设计eda,基于Nios II的电子
时钟设计
,介绍了设计方法,有代码
2019-12-21 20:59:20
881KB
Nios
II
电子时钟设计
1
EDA数字
时钟设计
(内含实验要求、代码及原理图)
EDA课程的期末考察任务,以前写的,但是只剩下这个文档了,要求如下: 结合实验室EDA实验箱,完成设计数字时钟。 1) 要求其显示时间范围是00:00 :00~23:59:59。 2) 时钟具有清零功能。 3) 时钟具有暂停计时。 4) 时钟具有调节时间功能。 5) 闹钟功能等。
2019-12-21 20:55:22
165KB
eda
数字时钟
代码
原理图
1
基于FPGA的数字电子
时钟设计
使用verilog语言进行编写程序,综合实现数字电子时钟的功能
2019-12-21 20:53:58
3.94MB
EDA
Verilog
数字电子时钟
1
数字电路-时钟课程设计(含源代码)
数字电路课程设计,包好各个模块的源码,时钟的基本功能:
时钟设计
有时、分、秒计数显示的功能,小时为24进制,分钟和秒为60进制以24小时循环计时;有校时功能,可以分别对时和分进行单独校时;还有整点报时功能。
2019-12-21 20:46:19
141KB
数字电路
Verilog
HDL
时钟设计
1
基于s3c2410的嵌入式
时钟设计
源码
包括全部时钟程序的源码,以及makefile文件,生成的可执行文件。
2019-12-21 20:39:40
14KB
嵌入式
时钟
模拟时钟
实时时钟
1
基于verilog的数字
时钟设计
基于verilog的数字
时钟设计
2019-12-21 20:38:29
8MB
verilog
hdl
1
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