xilinx官方给出的bayer图像转换成RGB图像数据Verilog程序

这本书涵盖了数电，半导体，verilog设计，当然讲得都是主要部分。

1.查表法8b10b编解码程序。简单仿真过。 2.test8b10b.v为测试程序，encoder8b10b_2.v为编码程序，decoder8b10b.v为解码程序。 3.发送端码表为8b10b.mif或者mem_8b10b.v，接收端码表为decoder3b4b.mif(mem_4b3b.v)和decoder5b6b.mif(mem_6b5b.v)。码表是手动输入的，可能存在错误，但是可能性不大。 4.发送端码表为12位，后10位为r-，高两位为r+与r-的关系。

基于FPGA的DDS信号发生器 自己做的一个DDS信号发生器，基本功能实现，下板验证完成，有输出文件，自己只需要改变管脚分配即可使用。工程简介： 1、硬件：Cyclone Ⅳ系列 EP4CE10F17C8 的FPGA芯片；AN9769的数模转化芯片；LCD12864液晶屏显示。 2、软件：基于Quartus Ⅱ，VerilogHDL硬件描述语言。主要有DDS主模块、赋值、按键控制、按键消抖、按键检测、参数选择、波形选择、LCD显示模块、顶层TOP。 3、内容有：01-工程文件、02-硬件连接、03-设计说明、04-参考资料。

经典的verilog设计书籍，亚马逊5星级评价

这是一个可以自动生成CRC校验码固件代码的软件，可以用于通信领域CRC校验模块的自动生成。

verilog实现的简单的aes加密功能

超混沌随机数生成 verilog

FPGA设计曼彻斯特编解码Verilog源代码 module md (rst,clk16x,mdi,rdn,dout,data_ready) ; input rst ; input clk16x ; input mdi ; input rdn ; output [7:0] dout ; output data_ready ; reg clk1x_enable ; reg mdi1 ; reg mdi2 ; reg [7:0] dout ; reg [3:0] no_bits_rcvd ; reg [3:0] clkdiv ; reg data_ready ; wire clk1x ; reg nrz ; wire sample ; reg [7:0] rsr ; // Generate 2 FF register to accept serial Manchester data in always @(posedge clk16x or posedge rst) begin if (rst) begin mdi1 <= 1'b0 ; mdi2 <= 1'b0 ; end el

基于Verilog的7960实现。主要实现曼彻斯特的编解码。采用的倍频采样的方法。