生成WM8731所需要的位时钟和左右声道区分时钟

WM8731 verilog 音乐播放器 FPGA

此模块负责生成WM8731所需要的位时钟和左右声道区分时钟。对于此模块产生左右声道区分时钟时，要注意左对齐模式16位音频数据的最高位先接收，且最高位在位时钟第一个上升沿到来就能用，然后还需注意接收完16位音频数据后，位时钟还预留了三个周期才开始接收下个16位音频数据。左对齐模式如图3所示。这里还有I2S格式、右对齐模式都是可以用的，只是在用的时候要注意时序图上面的区别，编写出正确的时钟，不然音乐效果不好，会有噪声。

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