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FPGA SDRAM 的突发读写

SDRAM 的突发读写控制实现连续突发读写知道完成预设长度手册上要求连续刷新两次考虑到效率改为刷新一次（完全可以实现刷新功能）包含初始化功能 tb文件

2021-07-27 12:08:20 7KB FPGA Verilog SDRAM

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2.08-TSOP封装.PcbLib

TSOP54 AD 3D体封装，SDRAM封装，winbond封装

2021-07-26 18:03:37 580KB TSOP54 AD3D SDRAM winbond

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DDR SDRAM读写控制模块Xilinx FPGA（已封装，带使用说明）

封装好的DDR SDRAM读写控制模块，可以直接用的！改为了同步方式，使用简单！基于MIG但是进行了完整封装！本项目采用Verilog编写，本压缩包不仅包括模块的源代码，还附有“使用说明”、“管脚约束文件”、“宏定义文件”，可移植性好，开箱即用。网上关于Xilinx MIG这个控制DDR读写的IP核有不少帖子，但很多实际下板都不好用，本代码经过实际下板验证正常运行。

2021-07-23 18:45:00 393KB FPGA DDR SDRAM Verilog

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FPGA+USB68013+SDRAM+FIFO

FPGA+USB68013+SDRAM+FIFO，GPIF模式读写4端口sdram，已在硬件平台上实现，altera环境，verilog语言

2021-07-22 15:16:14 3.58MB FPGA USB 68013 SDRAM

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SDRAM_SIM.zip

该资源是自己独立完成的，不仅实现了sdram的读写，刷新功能，而且还将其封装成的fifo，fifo也是自己写的，没有调用ip核。可以直接仿真，包含sdram_pluse仿真模块 SDRAM配置参数：突发写长度为 1，读潜伏期为2，每次读写长度为10，row的范围为0-271，col的范围为0-480，row += 1, col += 10 SDRAM_FIFO可以自己查看，就不细说了。width = 16 depth = 512，写的很简单，注释也很全，容易二次修改与学习

2021-07-21 15:25:44 15KB verilog SDRAM FIFO

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JESD79-4 JEDEC DDR4 SDRAM Spec.

JEDEC DDR4 SDRAM IC Standard

2021-07-20 16:19:17 3.75MB JEDEC DDR4 SDRAM

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嵌入式开发经验：AMBA-AHB总线SDRAM控制器的设计

为了在嵌入式系统设计中实现对SDRAM存储器的访问，本文提出了一种基于AMBA-AHB总线规范的SDRAM控制器设计方案。方案首先简要介绍了AMBA总线规范，然后在完成整个存储控制器的整体框架设计的基础上给出了SDRAM控制器的实现原理以及详细的子模块划分。

2021-07-18 22:04:13 253KB 嵌入式 AMBA-AHB 总线 SDRAM控制器

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基于FPGA与DDR2 SDRAM的高速ADC采样数据缓冲器设计.pdf

2021-07-13 18:08:52 383KB FPGA 硬件技术 硬件开发 参考文献

基于FPGA的SDRAM控制器设计开发.pdf

2021-07-13 14:05:59 840KB FPGA 硬件技术 硬件开发 参考文献

JESD79-4 DDR4 SDRAM标准.pdf

DDR4标准，库里下载积分太高啦，不便于大家共享资源，重新传一份，可惜我没有4B，哈哈

2021-07-12 18:27:46 3.74MB DDR4

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