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VerilogHDL那些事儿_建模篇

VerilogHDL那些事儿_建模篇.pdf

2021-04-22 09:04:12 8.16MB 嵌入式 fpga verilog

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纯硬件解码2相AB正交编码器，输出四倍频加减脉冲信号

Quartus 完整的工程，verilog HDL语言编写，输入编码器A与B正交信号，通过硬件4倍频后，输出脉冲，编码器正转时输出加脉冲，编码器反转时输出减脉冲，可以自行跟据加减脉冲信号修改并增加内部计数器后输出

2021-04-21 19:26:12 251KB FPGA/CPLD 编码器四倍频 VerilogHDL

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89-FPGA看门狗设计.7z

FPGA看门狗设计，Vivado仿真工程

2021-04-21 09:04:55 2.25MB FPGA VerilogHDL Vivado 看门狗设计

81-S3MII接收接口设计.7z

S3MII接收接口设计，Vivado仿真工程。

2021-04-21 09:04:53 63KB FPGA VerilogHDL Vivado S3MII接收

82-IIC接口页写设计.7z

IIC接口页写设计，Vivado仿真工程。

2021-04-21 09:04:53 61KB FPGA VerilogHDL Vivado

83-IIC接口页读设计.7z

IIC接口页读设计，Vivado仿真工程。

2021-04-21 09:04:53 102KB FPGA VerilogHDL Vivado IIC接口页读

84-Vivado SRIO IP核设计.7z

Vivado SRIO IP核设计，Vivado仿真工程。

2021-04-21 09:04:52 42.54MB FPGA VerilogHDL Vivado SRIOIP

86-GMII接收接口设计.7z

GMII接收接口设计，Vivado仿真工程。

2021-04-21 09:04:52 2.81MB FPGA VerilogHDL Vivado GMII接收

87-MII发送接口设计.7z

MII发送接口设计，Vivado仿真工程。

2021-04-21 09:04:51 3.21MB FPGA VerilogHDL Vivado MII发送

88-MII接收接口设计.7z

MII接收接口设计，Vivado仿真工程。

2021-04-21 09:04:51 101KB FPGA VerilogHDL Vivado MII接收