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Verilog HDL语言学习
适合新手学习的verilog HDL资料,内容很全,讲的也很详细的
2023-04-05 13:31:41
4.62MB
verilog
HDL
1
DAC5652的verilog驱动
DAC5652的verilog驱动,在Basys3开发板验证过了,非常好用!!!电子设计大赛培训自己用过的
2023-04-04 19:24:59
821B
FPGA
verilog
DAC5652
1
verilog PLI Reference Manual
verilog PLI Reference Manual
2023-04-04 15:35:28
562KB
verilog
PLI
1
libsystemctlm-soc:SystemCTLM-2.0协同仿真框架
LibSystemCTLM-SoC 该库包含各种SystemC / TLM-2.0模块,可以对Xilinx QEMU,SystemC / TLM-2.0模型和RTL进行共同仿真。 QEMU通过libremote-port连接。 它通过序列化/反序列化QEMU事务和TLM通用有效载荷来实现基于套接字的事务协议。 需要通过诸如Verilator之类的工具或等效的商业工具将RTL转换为与SystemC接口的东西。 快速开始 有两种方法可以运行示例 使用Docker映像 docker run --hostname builder -it xilinxset/eri-july-2019:full 可以在此处找到有关如何运行示例的完整说明: : 在本地设置环境 假设您已经安装了并创建了文件。 要运行示例,请将目录更改为测试目录并运行: cd tests/ make exampl
2023-04-04 13:44:50
2.49MB
Verilog
1
多目标识别-verilog数字系统设计教程 第2版 夏宇闻 pdf
3.7 多目标识别 若场景中存在多个目标,则可以通过多目标识别和定位进一步提高精度。另 外,在跟踪过程中,若因为遮挡、光照等因素,某个目标跟踪失败后,还可以通 过其它场景中的目标继续实现定位,因此多目标识别可以提高算法鲁棒性。 Harris-SIFT 特征匹配 目标1目标 0 目标N 仿射检验 仿射检验 仿射检验 目标 0 目标 4 ⋯ 目标 N 成 功 失 败 成 功 目标数据库 终止 图 3-12 多目标识别示意图 Figure 3-12 Framework of multiple-object recognition 如图 3-12所示,和单目标识别一样,多目标识别也分为特征匹配、仿射检验、 模式识别三步,不同的是,需要对匹配特征点集合按目标分类,再依次对各个类 别进行仿射检验,以判断当前场景中是否存在某个目标,算法概括如下: 离线:使用 Harris-SIFT建立目标数据库 在线: 1. 从当前场景图像提取 Harris-SIFT特征点 2. 快速搜索近似最近邻居,得到匹配特征点集合 3. 将匹配特征点按目标类别分类
2023-04-03 19:52:07
2.92MB
视觉定位
1
ALU4FPGA:在Nexys-4 DDR板上为Artix-7 FPGA实现的16位算术逻辑单元
16位ALU 该设计使用Nexys-4 DDR板实现了16位ALU。 ALU可以执行ADD,MULTIPLY,SUBTRACT和RIGHT SHIFT LOGICAL运算。 设计中编入了两个数字,用户使用Nexys-4 DDR板上的开关选择ALU操作。 内容 .xdc约束文件,verilog文件和PDF报告以及ASM-D图表,示意图和仿真结果。
2023-04-02 22:14:58
718KB
Verilog
1
西南交通大学计算机组成原理实验
1. 包含预备实验12,实验1-8,课程设计 绝大部分实验包含仿真图 代码注释详尽 最后说明:由于上机实在实验室完成,这些都是我寝室台式机上的内容,大体上都是对的,如果实验室上机时遇到问题,自行小改动即可 请勿照抄!目的是为学弟学妹学习计组实验提供一个参考代码!最后期末考试是闭卷书面考试的形式,90%为代码题,免费下载!
2023-04-02 15:51:26
23.59MB
verilog
1
Matlab代码verilog-Image-Enhancement-on-Verilog-HDL:使用VerilogHDL的基本图像处理
Matlab代码verilog 使用verilog HDL进行基本图像处理。 在这个项目中,我们已经使用Verilog HDL完成了基本的图像增强。 我专注于空间域中的图像增强,特别是参考了诸如亮度操作,图像反转,阈值操作,对比度操作之类的点处理方法。 在此项目中,我们首先使用MATLAB代码将JPG格式的图像转换为十六进制格式。 使用Verilog处理此十六进制文件,并以BMP(位图)格式获得输出。
2023-04-01 15:05:29
135KB
系统开源
1
Xilinx 官方 8/10B 编码实现的 Verilog 代码
Xilinx 8B/10B Xilinx and its licensors make and you receive no warranties or conditions, express, implied, statutory or otherwise, and Xilinx specifically disclaims any implied warranties of merchantability
2023-03-31 13:29:10
7KB
Xilinx
8B/10B
编码
HDMI
1
VERILOG网表至SPICE网表转换器
VERILOG网表至SPICE网表转换器
2023-03-30 07:55:13
405KB
VERILOG网表至SPICE网表转换器
1
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