Verilog+HDL+设计实例.pdf

Verilog HDL

设计一个数字系统，使其：（设计一个数字系统，使其：（1 ）按1Hz 的频率从0
开始加开始加1 计数，当计到99时，再来一个时钟信号则产时，再来一个时钟信号则产
生进位信号，并清零，然后又从清零，然后又从0 开始加1 计数；；
（（2））具有异步清零功能；（具有异步清零功能；（3）两位计数结果用两）两位计数结果用两
个数码管显示，进位信号用一个显示，进位信号用一个LED 显示。
 实验板采用实验板采用Altera 公司的EP1C20开发板开发板，系统时钟
为为50MHz ， FPGA 器件为EP1C20F400C7

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