搜索【verilog/fpga】的结果

HDL bits 网站刷题答案

这是HDL bits 刷题网站上的答案大家可以参考下，里面的答案很全面，仅供参考，想要提升还是需要自己写，而不是嫖

2021-04-11 20:31:19 70KB verilog fpga

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北京市集成电路设计大赛_QAM调制系统_题目+源码.zip

北京市集成电路设计大赛_QAM调制系统_题目+源码

2021-04-11 20:02:18 9.43MB verilog FPGA

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FM音频调制解调的FPGA实现.docx

详细描述包括FM调制和解调（收发），verilog实现过程，频率控制字的计算，工程实际应用文档。实用性极强

2021-04-11 14:05:48 1.59MB verilog fpga 音频 调制解调

AD7606，Verilog实现，FPGA

8通道，16位AD转换芯片AD7606使用Verilog实现，调试完成，可用

2021-04-09 20:29:39 17KB AD7606 Verilog FPGA

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北京市集成电路设计大赛_汉明码编解码系统.zip

北京市集成电路设计大赛_汉明码编解码系统_题目+源码+时序图设计

2021-04-09 19:02:20 9.28MB verilog FPGA

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FPGA Verilog串口屏控制源码及测试工程，使用Altera FPGA测试。

使用Verilog编写的用Altera FPGA的串口屏（HMI）控制源码，内部已包含有数据转换的部分，可直接用于将对应数据显示，还可以用于串口发送字符串等其他操作，并且包含有串口屏数据输入的读取，代码风格清晰。

2021-04-07 20:44:42 4.85MB Verilog FPGA HMI USART

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spi协议verilog描述

verilog描述的spi，包括一个apb的上层的模块，经过自己手动验证，没有太多注释，介意请不要下载

2021-04-06 11:10:59 20KB verilog fpga spi

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verilog有符号加法器设计

verilog代码设计一个有符号累加器,每个累加器输入-8~+7范围有符号数i_data共四个,i_valid在输入数据有效时置高,无效时置低,当接收到4哥数据后,进行有符号数累加运算并输出累加结果o_data,同时拉高o_ready线(此时也可以接收下一轮数据的输入)。o_ready拉高一个时钟周期脉冲表明一次有效累加输出。

2021-04-03 22:05:10 3KB verilog fpga 有符号数运算 fpga创新设计大赛题目

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用Verilog（FPGA）实现USB源代码-PCB下载站.rar

2021-04-01 09:17:31 150KB Verilog USB 源代码

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MIPI_PDF_REFdesign.zip

包含MIPI协议详细文档《MIPI_D-PHY_Specification_V01.00.00》《MIPI_DSI》《Mipi_LP协议详解》三个PDF，和lattice官方提供的基于verilog开发的RD1182工程包。想要利用FPGA进行MIPI接口开发的可以下载参考一下。

2021-03-29 10:13:46 7.29MB MIPI Verilog FPGA

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