SystemVerilog的基本语法介绍
2021-07-07 09:04:14 3.09MB systemverilog
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介绍了SystemVerilog验证++测试平台编写指南,IC验证工程师入门必备,搭建SV的验证平台,各种验证方法
2021-07-04 11:15:23 25.67MB SystemVerilog验证+
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本书是介绍SystemVetilog(Verilog-2005)的实用图书。书中深入浅出地介绍SystemVerilog相比于Verilog新增加的特性,包括新的数据类型、操作符、过程块语句以及适于SoC设计的接口结构,这些新增加的特性大大提高Verilog的高层抽象能力,弥补’Verilog底层描述能力强但系统级描述能力弱的缺点。为了进一步说明这些新的数据类型、操作符和过程语句,本书对Verilog语句中的数据类型、操作符以及过程语句的仿真行为进行深入的分析,以便于读者加深对Verilog的理解。此外,本书还介绍Sys—temVerilog增加的一些系统连接描述方法,相对于Verilog-2001,这些方法可以进一步简化系统连接,提高设计效率。本书提供许多代码例子,这些例子可以从网上下载,有助于读者对SystemVerilog的学习。
2021-07-01 21:47:14 50.06MB Verilog
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SystemVerilog for verification》, Springer 2006年7月出版,2008年9月第二版。中文版为《SystemVerilog验证 -- 测试平台编写指南》,科学出版社2009年9月出版。
2021-07-01 21:41:38 2.49MB SystemVerilog verification j教程
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SystemVerilog与功能验证.pdf
2021-07-01 19:42:26 8.68MB 功能验证
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1800-2009 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language (Active) IEEE标准1800-2009,是2009年发布的SystemVerilog语言标准。目前该标准的状态是Active。 This standard represents a merger of two previous standards: IEEE Std 1364™-2005 Verilog hardware description language (HDL) and IEEE Std 1800-2005 SystemVerilog unified hardware design, specification, and verification language. The 2005 SystemVerilog standard defines extensions to the 2005 Verilog standard. These two standards were designed to be used as one language. Merging the base Verilog language and the SystemVerilog extensions into a single standard provides users with all information regarding syntax and semantics in a single document. 该标准代表了先前两个标准的合并:IEEE Std 1364™-2005 Verilog硬件描述语言(HDL)和IEEE Std 1800-2005 SystemVerilog统一的硬件设计,规范和验证语言。 2005 SystemVerilog标准定义了对2005 Verilog标准的扩展。 这两个标准旨在用作一种语言。 将基本的Verilog语言和SystemVerilog扩展合并为一个标准,可为用户提供有关单个文档中语法和语义的所有信息。
2021-07-01 13:50:18 11.49MB IEEE SystemVerilog 1800-2009 IEEE标准
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随着集成电路规模和复杂度的提高,其验证工作也日益复杂和重要,验证周期己经达到甚至超过整个芯片设计周期的70%,因此,急需找到一种高效的验证方法,以便提高验证效率,增强验证平台的可重用性。基于SystemVerilog语言的 UVM 验证方法学可以有效提高验证效率,缩短验证周期。采用高层次的抽象模型C_Model作为参考模型接入UVM平台,对数字基带处理单元中标签发送链路的编码模块进行验证,设计随机和非随机的testcase,通过driver和monitor验证组件来发送、监测并收集数据,包括硬件设计RTL代码产生的数据和参考模型产生的数据,然后将两数据送入设计的UVM计分板模块进行比对,从而实现对RTL的功能验证,验证系统的优劣可通过功能覆盖率来体现。验证结果表明,UVM计分板中比对正确且功能覆盖率达到了100%。
2021-07-01 13:44:46 728KB SystemVerilog
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SystemVerilog 1800-2012 IEEE标准,对验证人员有极大的帮助。
2021-06-27 13:37:24 7.17MB SV IEEE标准
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SystemVerilog和SystemC不久前依然被视为相互排斥的两种环境,而现在可以相互协作,并为实现设计和验证方法提供平滑流畅的系统。
2021-06-23 16:03:31 87KB SystemVerilog
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