基于C_Model的UVM验证平台设计与实现

随着集成电路规模和复杂度的提高，其验证工作也日益复杂和重要，验证周期己经达到甚至超过整个芯片设计周期的70%，因此，急需找到一种高效的验证方法，以便提高验证效率，增强验证平台的可重用性。基于SystemVerilog语言的 UVM 验证方法学可以有效提高验证效率，缩短验证周期。采用高层次的抽象模型C_Model作为参考模型接入UVM平台，对数字基带处理单元中标签发送链路的编码模块进行验证，设计随机和非随机的testcase，通过driver和monitor验证组件来发送、监测并收集数据，包括硬件设计RTL代码产生的数据和参考模型产生的数据，然后将两数据送入设计的UVM计分板模块进行比对，从而实现对RTL的功能验证，验证系统的优劣可通过功能覆盖率来体现。验证结果表明，UVM计分板中比对正确且功能覆盖率达到了100%。