在Vivado中通过仿真处理图像算法，提高开发速度，减少对于硬件的依赖

重定时（Retiming）介绍 重定时（Retiming）是一种时序优化技术，用在不影响电路输入/输出行为的情况下跨组合逻辑寄存器从而提高设计性能。图1所示的电路是六输入加法器，其中有一条关键路径，红色推出显示的路径是限制整个电路性能的关键路径。 通过对加法器输出路径上寄存器进行重定时设计，调整电路的组合逻辑，可以改变整个电路的性能。 整个电路的延迟是4，图2展示的是一种寄存器组合方法可以将逻辑最小化，将输出寄存器融合到逻辑寄存器中称为向后重定时设计，这一步完成后关键路径被压缩为二输入加法器。 关于上述 示例需要注意的另一点是寄存器数量的变化。 图1采用9个不同寄存器总线，图2使用了12个不同寄存器总线，产生这样结果的原因是当采用向后重定时设计时，当寄存器从输出移动到输入时，逻辑门的两个输入都必须增加一个寄存器。 有两种不同的重定时方法，向后重定时和向前重定时。向后重定时从门的输出中删除寄存器，并在同一逻辑门的输入出创建新的寄存器。向前重定时的作用正好相反，它从逻辑门的输入中删除寄存器，并在输出中创建新的寄存器。 若要向后重定时，组合逻辑必须仅用来驱动寄存器，而不

2022-5-11-在Vivado中用tcl对寄存器进行读写操作

FPGA开发常用软件vivado资料19.2版本，亲测可以正常开发使用，安装详情内容和激活可以参照网上博客。

xilinx vivado综合技术文档，包含了安全状态机的详细介绍和使用方法。

FPGA开发常用软件，入门首先需要有这个平台进行学习。

亲测可用于vivado 2015.4，有效期到2037年，win7 x64和win10 x64系统下均使用成功，直接导入licence文件即可

讲解了vivado设计套件的UltraFAST 设计方法指南，是ug949文档的中文版，适合FPGA学习进阶

由于安装包很大，所以采用链接分享的形式，所以资源本身不是很大。网上的资料很多，最近在安装和使用过程中也找了不少资料。但是有些不能用。这个资源和教程是综合网上一些信息，亲测有效（2019年9月20日）总结起来的，上传一下，节省大家一些时间。如果安装过程中出现安装vivado中提示VC有错误，请取消安装，点开主页找“安装vivado中提示VC有错误”资源，获取解决方案。

这是硬件编程最基础的元件。加法器最基础的元件就是ALU单元，所有的加法器都要基于ALU来设计。此文件提供了ALU的vivado源代码