讲解了vivado设计套件的UltraFAST 设计方法指南，是ug949文档的中文版，适合FPGA学习进阶

由于安装包很大，所以采用链接分享的形式，所以资源本身不是很大。网上的资料很多，最近在安装和使用过程中也找了不少资料。但是有些不能用。这个资源和教程是综合网上一些信息，亲测有效（2019年9月20日）总结起来的，上传一下，节省大家一些时间。如果安装过程中出现安装vivado中提示VC有错误，请取消安装，点开主页找“安装vivado中提示VC有错误”资源，获取解决方案。

这是硬件编程最基础的元件。加法器最基础的元件就是ALU单元，所有的加法器都要基于ALU来设计。此文件提供了ALU的vivado源代码

Xilinx FPGA原理与实践—基于Vivado和Verilog HDL 课件

QPSK-Vivado-HLS

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前一讲介绍了主机ZYNQ7的IP设计，实际使用中还要对外进行IP设置，下面讲如何对外设的IP进行设置。

基于fpga的jpag图像解压缩verilog设计,vivado平台开发包括哈夫曼编码，DCT变换等

手把手教你如何调试ZYNQ7020开发板，利用IP核和自编verilog代码，搭建和验证FPGA电路。

去掉了zedboard设计的RGB转YUV及444转422的模块，从内存中直接输出YUV数据，vcresample编译错误也没有了。 工程在vivado 2016.4版本下编译通过。