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基于FPGA在VIVADO上的的AD数码管显示例程

基于FPGA在VIVADO上的的AD数码管显示例程，FPGA开发，欢迎大家下载

2022-06-28 08:46:24 8KB FPGA VIVADO VERILOGHDL 数码管AD

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fpga vivado verilog SPI 读写 LMH0387

用vivado 开发的 SPI 读写 LMH0387，主要文件是spi.v。

2022-06-25 18:05:02 84.21MB vivado fpga verilog spi

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一阶锁相环Matlab程序及其FPGA程序

1、资料包含一阶环路设计说明，一阶环路Matlab程序，matlab程序模拟FPGA工作方式，对各变量进行了量化处理。 2、包含了FPGA工程，可直接运行查看仿真结果，使用Vivado2015.4.2版本

2022-06-22 16:23:53 26.91MB 一阶锁相环 Matlab FPGA Vivado

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xilinx 使用vivado实现TDC，使用verilog语言，有博客介绍。

verilog实现TDC，高精度时间数字转换器，xilinx 使用vivado实现TDC，使用verilog语言，有博客介绍。

2022-06-21 10:28:57 20.58MB verilog vivado xilinx TDC

Xilinx Zynq7000 嵌入式系统设计与实现基于ARM Cortex A9双核处理器和Vivado的设计方法

2022-06-20 20:53:21 90MB Zynq7000 嵌入式 Vivado

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时序分析与约束，DDR采样模式示例工程

包括时序分析DDR采样的Vivado示例工程，以及工程做舒徐约束所对应的器件使用手册。适合于FPGA时序约束与分析的初学者，更好的理解DDR时序约束的方法。

2022-06-18 21:26:52 3.87MB fpga开发 时序分析 时序约束 Vivado

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Vivado license集合 SRIO

欢迎下载，此license集合适用于各版本vivado的常用IP，网络、RapidIO等，

2022-06-17 11:09:08 3.74MB Vivado SRIO

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vivado实现ALU模块，Opcode实现8命令格式和3地址索引

vivado实现ALU模块，Opcode实现8命令格式和3地址索引表格中一共有八个算术和逻辑指令。它们是 ADD、SUB、AND、OR、XOR、NOT、SRA 和 SLL。其中 ADD、SUB、AND、OR、XOR 和 NOT 指令具有三地址格式。这些指令的汇编级语法是Opcode rd, rs, rt 其中15-12为指令，11-8为寄存器rd，7-4为寄存器1,3-0为寄存器1 该资源通过基于以上描述实现

2022-06-15 11:00:50 226KB Fraps HHU ALU .v

FFT Vivado IP核实现

2022-06-08 21:54:36 79.38MB FFTip核实现 verilog

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MIPS_CPU Vivado 单周期

MIPS单周期CPU，实现24+4条指令可直接在vivado中运行

2022-06-07 22:42:31 13.21MB Verilog

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