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Verilog HDL与数字ASIC设计基础.pdf

Verilog HDL与数字ASIC设计基础.pdfVerilog HDL与数字ASIC设计基础.pdf

2022-01-16 19:50:38 10.72MB Verilog HDL与数字ASIC设计基础.pdf

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基于FPGA的遗传算法实现

针对基于软件实现的遗传算法在求解问题的规模与复杂性不断扩大时,往往会速度慢、效率低下的缺点,提出了一种基于现场可编程门阵列的实现方法,并利用测试函数对算法的实现进行效果验证。实际效果显示,这种硬件实现方法,不仅结构简单,而且有效地减少了运算时间、提高了运行效率,为遗传算法能在一些实时、高速的场合得到应用提供了依据。

2022-01-15 09:57:03 193KB 遗传算法; 现场可编程门阵列; Verilog HDL;

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基于FPGA的以太网MAC控制器的设计与实现

介绍了基于FPGA的以太网MAC控制器的设计，主要实现了半双工模式下CSMA/CD协议、全双工模式下Pause帧的收发，以及对物理层芯片中寄存器的读写访问。设计采用Verilog硬件描述语，按照自顶向下的设计流程描述了以太网的主要功能模块，该控制器通过Modelsim进行了仿真并进行了FPGA板级验证，验证其能够满足802.3标准的要求。

2022-01-14 09:05:57 864KB 以太网； FPGA； Verilog HDL；

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Verilog HDL主从触发器举例

主从D触发器的门级描述如下：module MSDFF (D,C,Q,Qbar);input D,C;output Q,Qbar;not NT1 (NotD,D),NT2 (NotC,C),NT3 (NotY,Y);nandND1 (D1,D,C),ND2 (D2,C,NotD),ND3 (Y,D1,Ybar),ND4 (Ybar,Y,D2),ND5 (Y1,Y,NotC),ND6 (Y2,NotY,NotC),ND7 (Q,Qbar,Y1),ND8 (Qbar,Y2,Q);endmodule

2022-01-12 22:29:45 16KB Verilog HDL主从触发器举例 其它

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基于Verilog HDL的SPWM全数字算法的FPGA实现

基于VERILOG HDL语言的各种波形的发生代码

2022-01-06 13:52:31 1KB verilog HDL

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精通Verilog HDL：IC设计核心技术实例详解

精通Verilog HDL：IC设计核心技术实例详解.pdf 50M

2022-01-05 18:54:11 55.58MB Verilog HDL

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sobel算子的verilog实现

基于DE2平台的sobel 算子的实现代码.其中包括了vga ,ccd 控制等程序代码。

2022-01-05 12:27:01 10KB verilog HDL sobel 算子

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基于verilog对m序列进行简单的qpsk调制解调

该工程基于verilog HDL对m序列进行简单的qpsk调制解调,代码不多，欢迎参考。

2022-01-01 15:34:50 12.87MB verilog HDL qpsk FPGA

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Verilog HDL数字设计与综合夏宇闻译（第二版）.pdf

2022-01-01 14:30:44 14.31MB Verilog HDL 数字设计与综合 夏宇闻

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基于verilog hdl 的uart串口程序

本资源主要实现基于fpga的uart串口收发程序。可以直接应用。

2021-12-30 15:13:13 38KB uart verilog 串口

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