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组成原理课程设计----余三码十进制加法器

只有自己做出来的才是自己的东西，希望你看了之后，从中得到一点启发，做出更好的东西！！！

2021-05-25 15:12:11 409KB 余三码十进制加法器 组成原理 课程设计

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EduCoder平台运算器设计实验HUST（前五关可直接通关）

华中科技大学计算机组成原理实验，EduCoder平台运算器实验HUST，前五关可直接通关，中国大学mooc里面可以搜到logisim教程哦。

2021-05-25 10:50:37 644KB 8位可控加减法电路设计 CLA182四位先行进位电路设计 4位快速加法器设计 16位快速加法器设计

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时序逻辑电路，D触发器，JK触发器构成的异步加法器，同步加法器，异步减法器。Multisim仿真电路，里面包含三个电路。

2021-05-23 09:03:08 283KB 数字电子 触发器 异步加法器 同步加法器

verilog实现的基于流水线的128位加法器

用verilog实现的基于流水线的128位加法器。

2021-05-21 10:28:37 3KB verilog 流水线 加法器

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硬件加法器原理与设计小结.pdf

该文档介绍了硬件加法器原理与设计，有半加器，全加器，超前进位加法器，进位旁路加法器，进位选择加法器，Brent-Kung加法器，Kogge-Stone加法器以及Sklansky加法器。

2021-05-17 16:55:15 2.42MB 硬件加法器 半加器 全加器 超前进位加法器

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16位先行进位加法器的设计与仿真

1. 掌握在EDA工具中进行基本逻辑组件的设计方法。 2. 运用VHDL完成半加器、或门、一位全加器和16位先行进位加法器的设计与调试。 3. 采用QUARTUS II软件设计仿真和调试完成。

2021-05-17 13:33:17 214KB 计算机组成

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计算机组成原理——Verilog语言实现的32位并行加法器

用并行方法实现的加法器，比一般的串行方法更加高效。Verilog语言实现。

2021-05-16 00:04:13 52KB 加法器 并行

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CPU 设计（加法器、乘法器、除法器等，ppt文件）

FPGA设计方面的典型实例，欢迎各位网友参考使用，谢谢！

2021-05-12 14:15:01 1.78MB FPGA设计

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8位并行加法器

2021-05-07 09:17:55 141B verilog 加法器

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基于FPGA的矩阵加法器

该代码是基于FPGA的矩阵加法器的代码，用VHDL编写，可以很方便的进行修改成任意矩阵加法，移植性好

2021-05-06 20:52:58 247KB FPGA 矩阵加法器 VHDL

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