练习用VHDL设计逻辑，并设计一个3-8译码器，对其进行时序仿真

是学习数字电路与逻辑设计方面的绝佳资料！对组合逻辑电路中的中规模集成组合逻辑电路中常见的编码器、优先编码器、译码器等原理及分析步骤等做了详细的阐述。对数字电路的学习者实在是受益无穷！

7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。但为了简化过程，首先完成7段BCD码译码器的设计。如图3-1作为7段BCD码译码器，输出信号LED7S的7位分别接如图3-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。

vivado 3-8译码器

用C语言实现了 (2,1,2)模式的Viterbi译码器

、实验目的 1. 掌握3 -8线译码器、4 -10线译码器的逻辑功能和使用方法。 2. 掌握用两片3 -8线译码器连成4 -16线译码器的方法。 3. 掌握使用74LS138实现逻辑函数和做数据分配器的方法。

该定时报警器的设计采用的元件主要有十进制计数器74HC192、NE555定时器、译码器74LS48、双D触发器74HC74。该定时报警器通过四个按键实现了定时报警时间在99秒内任意设置，通过两个数码管显示出剩余时间或设定时间，当报警时间达到时有源蜂鸣器就会发出报警声音同时红色LED发出报警信号。

行业-电子政务-具有声编码加密译码器的数字无线电设备.zip

哈夫曼编译码器课程设计报告(完整版)--30页.pdf

2-4译码器设计报告 利用QuartusII软件功能进行仿真分析，含实验目的，内容，步骤，等！