非常不错的学习资料,很适合新人对照学习,一个个学习你会由浅到深,逐渐成为高手
2021-06-28 10:51:13 282KB Verilog 设计 实践
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通过VerilogHdl语言,完成对简易电子琴的设计,分为各个模块,在QuarteusII中,可以根据需要选择自己需要的功能。课程设计也包含了全部设计过程和思路。
2021-06-22 13:45:23 2.16MB EDA VerilogHDL 简易电子琴
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i2cslave_latest.rar
2021-06-16 09:04:14 1.2MB VerilogHDL
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里面包含.V .M 代码,以及相应的文档
2021-06-10 11:03:42 2.02MB FIR VerilogHDL
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1.复习如何编写较复杂的测试文件,对所做的设计 进行完整的测试和验证。 2.掌握组织模块测试的常用方法;学会编写常用的 测试代码。
2021-06-06 19:28:18 317KB testbench 测试代码 VerilogHDL
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目录 1 数字电路技术——HDL设计 3 概述 3 作业要求 3 第一题 3 第二题 4 第三题 4 第四题 4 准备工作——部分模块的驱动设计 4 引脚约束文件 4 时钟切换模块的设计 5 四位七段数码管驱动模块 7 输出引脚控制切换模块 10 任务一 —— 血型匹配 13 分析任务 13 编写任务一子模块程序 14 程序解读 16 编写顶层模块程序 17 RTL原理图检查 19 效果检查 19 任务二 —— 显示译码电路 20 分析任务 20 编写任务二子模块程序 20 编写顶层模块程序 21 RTL原理图检查 22 效果检查 22 任务三 —— 计数器 23 分析任务 23 编写任务三子模块程序 23 编写顶层模块程序 24 RTL原理图检查 25 效果检查 26 任务四 —— 状态转换 26 分析任务 26 编写任务四子模块程序 27 编写顶层模块程序 28 RTL原理图检查 29 效果检查 29 附录一 RTL原理图综合版 30 附录二 源程序 31 顶层模块 31 任务一子模块 33 任务二子模块 34 任务三子模块 34 任务四子模块 35 数码管驱动子模块 35 拨码开关暂存子模块 36 输出引脚控制切换子模块 37 时钟切换子模块 37
2021-06-05 14:50:40 52.44MB Verilog HDL 哈工大 数电
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运用VerilogHDL语言进行电子琴程序设计
2021-05-23 09:29:15 674KB PS2 VerilogHDL RS232
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调制解调器的代码,频移键控的,上课材料,仅可以参考~~
2021-05-19 22:51:13 30KB 2FSK verilog
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8051 verilogHDL,已经通过综合,实现面积小
2021-05-18 16:15:24 51KB 8051 verilogHDL
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基于Verilog HDL 的波形发生器
2021-05-17 11:01:15 6.97MB 波形发生器 VerilogHDL
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